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标题: vhdl程序有错误，恳求高手指点（程序有点长，但只有一个错） [打印本页]

作者: chentao88vip 时间: 2012-5-16 20:37
标题: vhdl程序有错误，恳求高手指点（程序有点长，但只有一个错）
原程序如下：
library ieee ;
use ieee.std_logic_1164.all ;
use ieee.std_logic_arith.all ;
use work.butter_lib.all ;
use ieee.std_logic_unsigned.all ;
use std.textio.all;

entity synth_test is
end synth_test ;

architecture rtl of synth_test is
component synth_main
port(
      data_io : in std_logic_vector(31 downto 0);
   final_op : out std_logic_vector(31 downto 0) ;
   clock_main,clock,enbl,reset,init : in std_logic
);
end component;
signal data_io : std_logic_vector(31 downto 0);
signal final_op : std_logic_vector(31 downto 0) ;
signal clock_main,clock,enbl,reset,init :std_logic;

begin
dut:synth_main port map(data_io=>data_io,final_op=>final_op,clock_main=>clock_main,clock=>clock,enbl=>enbl,reset=>reset,init=>init);

process
variable i : integer := 0 ;
begin
for i in 1 to 1000 loop
clock <= '1' ;
wait for 5 ns ;
clock <= '0' ;
wait for 5 ns ;
end loop ;
end process ;

process
variable j : integer := 0 ;
begin
for j in 1 to 1000 loop
clock_main <= '1' ;
wait for 200 ns ;
clock_main <= '0' ;
wait for 200 ns ;
end loop ;
end process ;

process
file vector_file : text open read_mode is "C:\modeltech_6.5g\examples\rom_ram.in" ;
--file vector_file : text IS IN "C:\modeltech_6.5g\examples\rom_ram.dat" ;
variable l , l2 : line ;
variable q  : integer := 31 ;
variable count : integer ;
--variable t_a , t_b : std_logic_vector (31 downto 0) ;
variable t_a , t_b : std_logic_vector (31 downto 0) ;
variable space : character ;
begin

while not endfile(vector_file) loop
--for count in 1 to 16 loop
q := 31 ;
readline(vector_file , l2) ;

for p in 0 to 31 loop -- data from RAM
read(l2 , t_b(q)) ;
q := q - 1 ;
end loop ;
q := 31 ;
data_io <= t_b(31 downto 0) ;

wait for 400 ns ;
end loop ;
wait for 8 ms ;
--wait for 650 ns ;
end process;

-- process to reset
process
begin
reset <= '1' ;
enbl <= '1' ;
wait for 10 ns ;
reset <= '0' ;
wait ;
end process ;

process
begin
init <= '1' ;
wait for 15 ns ;
init <= '0' ;
wait ;
end process ;

end rtl ;

用modelsim仿真提示如下错误：No feasible entries for subprogram "read".
如果我屏蔽read一行，则程序编程可以通过，我刚学这个，还望高手指点。

作者: laurentxu 时间: 2012-12-18 22:00
read procedure 不支持你 t_b(q) 的 std_logic 类型。
可以把 t_b(q) 的类型换一下试试

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