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Error: (vsim-3033)

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发表于 2012-7-28 08:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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大家好!有人知道这是什么问题吗?,我仿真PLL的时候编译通过啦,起动仿真的时候调用(ModelSim-Altera)错误提示如下:0 b4 s  M) m- @% U) M7 y
; o! L! G* V! ~0 s7 k
# Loading work.PLL_test( }) X( _" G3 L2 P' y$ d
# ** Error: (vsim-3033) E:/FPGA/mypllexample/PLL/simulation/modelsim/PLL.vt(22): Instantiation of 'PLL' failed. The design unit was not found.
0 w; F. T4 X, e2 ~5 B6 W* s#         Region: /PLL_test* b$ ^8 J  E; q
#         Searched libraries:
! ]7 Y% s. I+ u* O4 q#             d:\altera\11.1\modelsim_ae\altera\verilog\altera
2 J+ }1 h) m" v) ?2 i/ C* {# P#             d:\altera\11.1\modelsim_ae\altera\verilog\220model
8 ^& x! m3 g7 h: U7 a0 ?#             d:\altera\11.1\modelsim_ae\altera\verilog\sgate0 J" d1 J4 C  R) R2 G0 V5 r
#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_mf
0 g9 ~. D6 L4 e; T. t#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_lnsim
. ?/ @1 I5 @3 A$ `; |2 i( u( F#             d:\altera\11.1\modelsim_ae\altera\verilog\cycloneii
* j" C/ g, ]' ^1 n. E. J$ J#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
3 B) _: J  x8 e( q" R3 `#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
& G1 l! A9 C: }2 x#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
$ ?* z/ Z. W$ M) P3 k) i! x! r5 z9 [# Error loading design/ d% P, L1 O9 W) d& L
# Error: Error loading design 0 [1 `4 e; p8 |. h
#        Pausing macro execution
3 B: C# _0 ^3 v/ i; N; R# MACRO ./PLL_run_msim_rtl_verilog.do PAUSED at line 12
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 楼主| 发表于 2012-7-28 08:59 | 只看该作者
首先自己要给力的顶

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 楼主| 发表于 2012-7-28 11:42 | 只看该作者
hehe 问题搞定啦,自己犯了低级错误,模块名调用错啦。。。

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发表于 2012-7-28 15:50 | 只看该作者
检查一下testbench吧

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 楼主| 发表于 2012-7-28 20:21 | 只看该作者
gn165625076 发表于 2012-7-28 15:50 " {% [# g! f& P3 ^, R# m+ V1 B/ e. j
检查一下testbench吧

( q) d  U# X" r  A; l* s1 v% ahehe ,多谢关照,不过小弟已经搞定啦,在仿真理图的时候,在TestBench中调用模块的时候写的外部IO的端口名是错误的,后来改为模块的端口名就OK啦。
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