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本帖最后由 pjh02032121 于 2012-4-6 14:31 编辑 1 u% p- ]) l, X2 @$ E
7 r1 ^0 W4 Q" W) w# d闲来无事，玩玩仿真，望高手指点。
1 }* b1 O# @9 ]% I5 m) W一个sip封装，结构如下：
' F+ `6 _: o& a% k$ a0 v7 V
; m/ n% F3 `/ }2 R( r; w" ^/ q2 m7 F! Q
1.用ansoftlink从cadence sip将封装文件导出到siwave，设置好叠层结构、wirebonding，via结构；
8 D. c# Y1 r! F
* E9 d* e4 \" D, ?
. j0 j G% r' m- q) [4 o0 R. _
2.射频端口s参数，port分别下在die端和package RF pin脚。
1 ~6 e: S, D$ R! x3 P由于substrate叠层厚度的限制射频入口的走线做不到50ohm,由于走线比较短，影响不大。
- `' O a/ `# g在关心的频段，S11<20dB,s21>-3dB,很好。# w: P9 B; U2 \3 g& l8 H
9 `6 U. ^$ w3 _- K& O* A$ Z
- E0 x R1 P4 a; H
3.由于package端pin比较大，紧挨着substrate的第3层是地平面，馈入的能量损失较大，将3层挖空（2地层依然完整），理论上会有所改善，验证，有那么点改善S11.
* j- n8 j3 _0 H% }# V
% F" Z% x ~5 n0 D% f% n
/ X, a4 V1 `' p! E8 x4.将测试板从allegro转到SIwave，再将package叠到PCB上（PCB RF走线50ohm，clip后加port，仿真从PCB RF馈入点到die端的S参数。S11<-20dB,S21<-3,很好。
6 G6 d# x% K: i
4 r% i N) O# f* B1 Y) |7 N% }7 f- p
5.PI分析8 O2 U' m1 {0 R0 W+ h) K- {
RF die的主电源1.8v，最大电流60mA,5%的纹波容限，则Rtarget=1.8×5%/0.06=1.5ohm
0 ~3 {5 A1 {) FBB die的core电源1.2v，最大电流80mA，5%的纹波容限，则Rtarget=1.2×5%/0.08=0.75ohm9 a& h3 C, @0 @
BB die的IO电源3.3v,最大电流8mA,5%的纹波容限，则Rtarget=3.3×5%/0.008=20ohm. C9 ^5 P0 e! m0 `
将电源相连的电容与siwave的电容库做map，将die端和package的电源和地已经各自做group，并生成仿真端口。启动扫描，看结果。
2 ]) ~7 k ^) F. i9 i5 J, G2 ^6 G从仿真结果看，3.3v，1.2v电源的阻抗在1GHz内都满足要求，1.8电源在1G附近阻抗超标。3 n& M+ h) }0 C8 ?7 j# E2 e
1 q5 c) x3 j/ ?, Y
, w6 r v/ ]& p' V' L2 |
9 l4 v; F0 o! K, ~( q% `5 ~$ o2 P6.PI 优化$ k6 q% O* `/ S# z
上面的仿真全部用的0.1uF的电容，从上面结果看，可通过优化电容组合，压低1.8v在1G附近的阻抗。在芯片bonding finger附近各加一个1nF电容。结果如下图，1.8v在1G附近压到1ohm以下。
1 @6 @5 n1 v% @- X原设计供用21颗电容，通过仿真，在满足阻抗要求的情况下，可少用7颗0201元件（对于封装里那点空间来说是相当宝贵）。2 P' X( J0 ]. G( P; m2 a; Y2 y
对于整个解决方案来说，200KHz～1G频段电源阻抗都达标，有在贴到PCB上时，外部基本不需要放置电容了。
0 Q2 p, L" p! |( Y4 Z由于封装内部放不下大电容，所以200KHz以下交给电源模块去处理了；1G以上只能有片上电容解决。
% b Q- x! D& R0 Q* f! ^! ?2 s' m. K/ [6 T7 V. J# k7 G7 k; I* w2 i
注：由于die上电源和地没有细分电源域，做group的PI分析结果是偏乐观的。
) W$ ^0 y$ R" y7 {* m4 J
, u* B3 v, e! ?+ }& Q: |( |0 x+ K8 {) B# J* a
7.结合PCB上的PDN,PCB上在封装的每个电源pin各放一个2.2uF和0.1uF的0402电容(有点过了),做协同的结果如下:: g8 Z& p! ^5 J: A/ H' j! }; u
6 H* x9 Q/ W8 [* j0 F7 _* Z5 @: `# \3 Z* {7 v# T
8.上面都是电源从频域阻抗的角度去看电源完整性的问题,下面是从时域的角度看.
6 t- D. v8 O! S7 z将上面PDN的扫描结果导出S参数文件到designer,加上在电压源和电流源(Tr,Tf=500ps),探测die端电压的波动.; O, z6 b0 F, F+ {1 i
结果纹波都在5%以内,且余量很足.! k6 N1 U. k- w" D/ X
3.3v电源纹波max=0.048v<5%x3.3v=0.165v
* o) L! \$ e* I6 G* {4 Z1.8v电源纹波max=0.029v<5%x1.8v=0.09v
3 D. P" W# n1 G; n# M- M& ^1.2v电源纹波max=0.025v<5%x1.2v=0.06v
9 A$ E b. G' ]7 A7 {1 k
: S, e$ V3 N! A$ M! d) i5 R+ m" g6 a# m2 e! y1 x
9.当把电流源的Tr,Tf设为100ps时,
7 R7 o$ p+ ]' Z9 ]- o3.3v电源纹波max=0.090v<5%x3.3v=0.165v n; i* F- B( E+ ^
1.8v电源纹波max=0.127v>5%x1.8v=0.09v
! ^% p. a. [/ d1.2v电源纹波max=0.162v>5%x1.2v=0.06v2 e; _4 J: f" d' b5 u/ j, N. V
Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式.5 S" c4 H8 ~- ^ |! i
6 s% q! ?5 {+ A6 k |
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发表于 2012-3-31 19:43
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发表于 2012-4-1 13:52
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