求教：时序仿真中swith delay和settle delay的疑问

wcn312318697 · 发表于 2011-10-17 08:52

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看到一篇帖子是这么说的：
因为时钟信号要求严格单调性，因此时钟信号的高低电平的参考为Vmeans电平值，而对于其他信号，则参考Vih和Vil电平。

疑问：那么对于时钟信号的时序计算时，它的最大飞行时间和最小飞行时间该如何定义呢？是同一个吗？那么我们仿真后所需要的飞行时间值应该是switch delay 还是settle delay呢？

第二个疑问：我的时序仿真中switch delay的结果和 settle delay结果差值很大，一个0.04 一个0.81ns。。是不是有问题啊？？
时钟频率是133MHZ，buffer delay：on the fly

望高手指点啊！

att79 · 发表于 2011-10-17 16:47

hahahaha，偶出现在这里啦～

wcn312318697 · 发表于 2011-10-17 16:51

att79 发表于 2011-10-17 16:47
! K8 O1 e5 _# g2 F) q i! rhahahaha，偶出现在这里啦～

呵呵。。SI论坛的你不去支持下啊

wcn312318697 · 发表于 2011-10-17 16:56

没人来回答我自己来广告下我搜到的答案：
参考中兴的一个资料：
“时钟仿真中除了输出缓冲器模型的DelayMeasurement 标签需要设置外，通常在输入缓
冲器模型Input Section 标签中Logic Thresholds 的High 和low 设置成同一个值，即输入信号测量参考电压值（把High 设成比Low 略大，是由于设成完全一样时软件无法自动测量）。
时钟信号仿真结束后，就能得到前面表中提到的Tclk_ft_fast 和Tclk_ft_slow 值，Tclk_ft_fast 由仿真结
果中的fast 值决定，Tclk_ft_slow 由仿真结果中的slow 值决定。”

自己仿真在接收器的模型中设置了这个Logic Thresholds参数，时钟信号填接收器的Vmeans，其他信号填Vil Vih，再仿真，果然结果中的最小飞行时间和最大飞行时间的差值降低很多。在波形中测量了一下，较为接近。
初步认定这种做法是正确的，（还是原来看书疏忽掉了）但是对于这个原理就不太了解了，不知道有没哪位前辈牛人帮忙解答下。

113788067 · 发表于 2011-10-21 15:16

我也到这里露脸一下！

wcn312318697 · 发表于 2011-10-23 12:40

113788067 发表于 2011-10-21 15:16 4 c( r( L% s0 k& \9 a
我也到这里露脸一下！

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