PADS layout中 Verify Design检测有错误

rvmoon · 发表于 2012-2-17 11:09

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一个4层的板子画完之后，进行设计检测
选择tools->Verify Design工具
进行Fabrication Latium检测，发现有很多一百多个错误

   对应的错误描述为DFF Error: AcidTrap on Top
   这种应该如何修改？

还有就是在选择Test Points进行检测时，出现十个左右的错误
对应的描述为:
   TestPoint error:NET FPGA_SIGNAL_TX has 0 test points instead of required 1 test points
   其它几处TestPoint的错误提示类似，只是把网络名字换了一下而已。
PCB上我没有加TestPoint，莫非这里必须得加TestPoint吗，不加行不行？

我这里网速不大好，google后也没有找到类似的有答案的东西，初学PADS，请各位大大不吝赐教，{:soso_e100:}