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DDR3地址控制线规则设置

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发表于 2013-12-17 10:28 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
10E币
我想要的答案是如何设置这种规则?  |- {, a7 l  l  C& V
我板子是CPU挂5片DDR3(其中一个是ECC).CPU:U1, ECC:U2,后面4片DDR3:U3, U4,U5,U6: X7 b# J1 u/ ]( [6 g6 ]
把地址,控制走flyby结构,U1-> U2->U3 ->U4->U5->U6,时钟分别到每个片子。" ]+ K5 L- T! A& f4 v  q/ r8 q1 T
: ^0 c; P7 L' {5 e3 ^
现在我想做成下面图片这种效果:# q0 r. `  J$ J8 F1 b
DDR_M1 (ADDR,CTRL,CLK一个match group,U1到U2相对等长,margin 25mil)
* s4 w+ i7 ]) r3 X# L" D5 fDDR_M2 (ADDR,CTRL,CLK一个match group,U1到U3相对等长,margin 25mil)
7 K/ }: r  \' Y5 mDDR_M3 (ADDR,CTRL,CLK一个match group,U1到U4相对等长,margin 25mil)5 }2 W- H; O( W. Z( b
DDR_M4 (ADDR,CTRL,CLK一个match group,U1到U5相对等长,margin 25mil); P7 s3 z% W" D3 |! p+ a
DDR_M5 (ADDR,CTRL,CLK一个match group,U1到U6相对等长,margin 25mil)
( |' z3 }% s+ h(5个DDR3的位号不一样哈)
9 u0 z9 T' l% [: g  H
5 G7 Y7 b0 A. s6 B我自己先把addr,ctrl,clk建立match group后,在只能对里面的一个net,如ADDR_A0,用sigxplorer,再设置规则。这样就会有个ECS,在图片的左上方的圆圈那All Constrains/User Defined 里面这个ECS.+ Z3 F. ^; j* K3 e# c
这样一来,拓扑不一样,如时钟,就不能用这个ECS。
0 w$ k% T6 W7 Z, K' N
( K5 q3 j: e' _1 \% Q9 h
% o0 F+ T' K2 s  }: X但图片不是这样的,他的addr,ctrl,clk用的是同一种规则,用sigxplorer打开可以看得到。% R5 C! }7 E3 m# o, d7 z
一个ECS也没有,这样不同的拓扑可以用同种规则。
' c4 g  F1 e! r6 Y2 a" X. h" j, Z- d2 P7 m3 A
这是如何设置的?' S' h& H3 _4 Q
请高人指点,先谢过了!0 a: c3 e3 o1 Y4 w, w: {' u) h' O! A
- Q, K) Z% V9 Z, u

0 _8 s' ]6 Q  }. h
2 D: G/ v" C  L/ Z' H/ `2 O: n' j

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发表于 2013-12-17 11:30 | 只看该作者
这种多节点的net用sigxplorer创建match group容易乱,可能是用PinPair创建的match group
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发表于 2013-12-17 12:44 | 只看该作者
在上一个帖子我已经说过,你这个拓扑结构不一样,软件是不能通过类比给你生成约束的。2 _- r: M) c& z0 Q. L2 v, o, o, T
1.addr,ctrl(它们有相同拓扑结构)为一组,通过sigxplorer创建group. C" H- b& F+ ^9 G# G0 Q
2.clock直接手动创建管脚对4 r- E7 |5 R$ `4 D
3.手动将clock的管脚对添加到第一步创建的group中,达成。
/ G! e- S- P. Q

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 楼主| 发表于 2013-12-17 14:49 | 只看该作者
李明宗伟 发表于 2013-12-17 12:44" ~3 y$ z3 C4 v3 L
在上一个帖子我已经说过,你这个拓扑结构不一样,软件是不能通过类比给你生成约束的。0 F3 i( G0 m9 `
1.addr,ctrl(它们 ...

4 M- P: z2 [/ U5 g7 G7 h很明显这不是我想要的。
- Z/ C( F( q  d" E4 w分别建sigxplorer,这种方法就是我常用的。这样建立后,在All Constraints / User Defined里面就看得到建的ECS.
$ S5 ~$ g/ d: [! F1 y/ a1 L
4 k" d/ z" F0 ^' d6 s! E但我看别人画的板子,一个ECS也没有。
- t6 h6 l3 P( R  x$ @. m/ L' n所有网络的Referenced Electrical CSet 那一栏都是空的。5 _0 z1 D- o, p2 B) s1 X
1 [" k. y0 v. m. Q
如果你对某个net 用sigxplorer设规则,那个net的Referenced Electrical CSet这栏就有那个规则名。( t4 w8 W: X8 J

) g# {3 z1 v5 V/ _
' z# ^1 F4 [7 g! ~' z, T7 y1 s

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发表于 2013-12-17 15:16 | 只看该作者
手工创建每个net的PinPair,然后把PinPair创建成match group,或者开发程序自动处理
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发表于 2013-12-17 16:39 | 只看该作者
本帖最后由 李明宗伟 于 2013-12-17 16:44 编辑 ' C! C( `, R7 R# O9 C
linking_ma 发表于 2013-12-17 14:49- F" n8 T  i2 F
很明显这不是我想要的。
3 T  E) W8 G: T7 l8 W, o分别建sigxplorer,这种方法就是我常用的。这样建立后,在All Constraints / Use ...
( `1 ?" V- ?3 Q. Q4 M5 O( U: t# k& D9 c

+ ^/ n- F0 F$ f1 ?$ e: F5 m唉,,,你直接输入约束值,而不是指定约束规则的话,Referenced Electrical CSet 也是空的。
: ]7 E, @( O6 G) I  D$ G, B6 J
& Q) d  y6 y7 e6 x9 c; `( a4 m别人的做法一定就是好的,参考下就是了。, h2 j0 t, s4 A( ^1 n3 i9 ?
4 l- R& E+ R6 F1 r1 {% U( B9 o
你自己试下在CM里面,直接建立几个管脚对,再用这几个管脚对创建match group,然后直接在delta:tolerance那里直接输入约束值,那Referenced Electrical CSet 也是空的,如你所愿了。但有意思吗?
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