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本帖最后由 wanghanq 于 2011-7-5 21:28 编辑 ; F+ h4 [# F9 S `2 e( n. L9 @$ ?
6 w- O6 l) v& j& J, Pwh：在这里出现这样的提示是DXP，AD的bug（误告）（如果你的图更大，则会出现大面积的不伦不类的误告）。
3 M: t* i. K& m, d4 Y 从网上提供的信息看，当前规避方法多是建议在项目中进行编译检查8 w- i1 _$ i# {' O: Y8 c( B" I
Project Compiler Error Reference_2007.pdf
(513.75 KB, 下载次数: 23)
7 Y9 ^0 p: N# G! x单文件和项目时报错对比（ 以前用AD时没遇到这样的情况_没在非项目中编译过...）：! F* p- F3 M/ A+ Y1 {0 k: e! K. P* D( N
# Z; e) O# @: m/ V
---------------------------------------------------------------------- l+ k9 U H+ t9 C3 d3 q
( C" k- u/ M/ n8 D& b+ o
: a; l$ c; G. m$ U+ K; g
3 a3 h' b7 z ^- e& \9 X其它相同的文章：
! j7 s! z9 i) \! ~5 O2 v7 [: y“signal has no driver/load”的解决方法 ! H o) ?. a1 I# ~' s
http://blog.csdn.net/erazy0/article/details/6140847 （此帖注明“原”，但看到下面的主题及内容这个也只是一个整理贴）. S" g# G/ c2 Y! N# d4 j
$ f. Y; j: p9 U; {
发现老早帖子“protel DXP 2004 Signal PinSignal_C1_1[0] has no driver 问题的解决方法 [转贴 2007-11-18 14:12:31]”
+ P# e) x( a9 _+ P: Y4 W+ m% A/ I1 M* B6 G- E/ C5 C) p+ D! q
按理说DRC规则在SCH也应该可以设置为好，但AD现在只能在项目下进行DRC规则设置(Project Option).... {6 a- |. R* X$ ~1 s9 ^
4 r1 ] f" ~7 `* h/ E5 c
算是AD的胎生bug之一？再举例对初学者误导的胎生bug：
; g; s% p6 V: O3 u9 X+ l1 t1 n; W' ]
从AD6.9到AD10版本都有如下图的错误提示？
7 D- d1 p3 p3 t0 F
7 m2 l2 v- ~8 p' d, G6 X6 e- ?1 ]下载 (22.03 KB)
. m4 r# _) A. ]+ F" l1 P+ o2011-4-2 21:51
3 g0 `+ Q+ @( E" i( q7 D5 l! ]5 b0 z$ X
& A* I; u" e/ G# H0 s0 g' z
0 K: T. c- B- n# D( A& G, D/ o3 p/ \8 r, r2 `- q% m. `
栅格尺寸中对应的指示位置图示有错，易误导初使用者。 a% |, P& g8 b; J
栅格尺寸是相邻两导线中心线之间的距离，如果用当前的图描述的话，至少也应是一个在线的下边沿，一个在上边沿。, u: g( [1 J+ J, n* J8 f
显然若是画出图示中所标尺寸的铺铜，栅格尺寸需要设为：28mil（即： Grid Size 28 mil）。0 T' m+ M* z- F6 T
这个在开始使用AD6起就反馈过，但一直如此（不知道是哪出了问题）
9 Q4 r( t, P' h4 ~* H6 m: J! Z0 g$ Q& S: h0 \: V+ ^, B* [
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发表于 2011-6-9 17:22
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发表于 2011-7-5 18:38
