FPGA引脚分配问题（DDR2控制器）

yuxuejun1123 · 发表于 2012-6-19 10:24

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本项目使用的是cycloneIII的芯片，利用IP核生成了一个DDR2的控制器，但是再分配引脚的时候产生了如下问题，如
Error: The assigned location PIN U21 for DQ pin "mem_dq[0]" is not a legal location
Info: There is no legal DQ location that supports 9 DQ pins
此时才知道，利用ip核时候，输出引脚是需要分配到特定的引脚上面的，，，，
这个倒是没有什么，对于仿真的人员而言，是可以修改的，但是我的程序是跑在自己设计的板子上面的，而且已经制作成功，所以修改引脚分配是木有用的，这才是欲哭无泪的地方啊!!!!
针对于这种情况，有没有其他解决方案，而不是从新设计硬件PCB板的，求助！！！！！

yuxuejun1123 · 发表于 2012-7-20 11:47

绝。对发表于 2012-7-19 09:21 : B: j' S# U" P, o0 ~6 M
硬件可能要重新设计了

已经重新设计了
OK了

绝。对 · 发表于 2012-7-19 09:21

硬件可能要重新设计了

yuxuejun1123 · 发表于 2012-7-18 09:13

chenbingen 发表于 2012-7-15 15:33 6 h' S$ a. Y6 Y8 V% u
verilog编写的程序有四段数码管分别显示1234，然后又显示5678，就这样循环下去？
0 f* s) n% U8 ^* |) o7 t2 C7 f+ ^6 B$ y" [4 Y4 g
module s4_7seg(clk,rs ...

第四个数码管有问题！

yuxuejun1123 · 发表于 2012-7-18 09:12

huangzj 发表于 2012-7-13 08:35 $ |; F8 O f' \6 B j
教训表明，你没有认真熟悉这款FPGA就使用错误的方案，

确实，才开始入手这个东西，走了弯路

chenbingen · 发表于 2012-7-15 15:33

verilog编写的程序有四段数码管分别显示1234，然后又显示5678，就这样循环下去？

module s4_7seg(clk,rst,

s0,s1,s2,s3,

d0,d1,d2,d3,d4,d5,d6,d7

);

input    clk,rst    ;

output    s0,s1,s2,s3 ;

output    d0,d1,d2,d3,d4,d5,d6,d7 ;

reg [2 :0 ] state ;

reg [2 :0 ] sn ;

reg [7 :0 ] data ;

reg [23:0 ] cnt ;

wire    s0,s1,s2,s3 ;

wire    d0,d1,d2,d3,d4,d5,d6,d7 ;

assign    {s3,s2,s1,s0} = sn ;

assign    {d7,d6,d5,d4,d3,d2,d1,d0} = data ;

always @ ( posedge clk )

  if( !rst )

cnt<=16'b0;

  else

cnt<=cnt+3'b1;

wire clk_slow = cnt[24] ;

always @ ( posedge clk_slow or negedge rst )

  if( !rst )

state<=3'b000;

  else

state<=state+3'b001;

always @ ( posedge clk_slow or negedge rst )

  if( !rst )

begin

sn<=4'b0;

data<=8'b0;

end

  else

case(state)

3'b000:

   begin

   sn<=4'b0001;

   data<=8'b0110_0000;

   end

3'b001:

   begin

   sn<=4'b0010;

   data<=8'b1101_1010;

   end

3'b010:

   begin

   sn<=4'b0100;

   data<=8'b1111_0010;

   end

3'b011:

   begin

   sn<=4'b1000;

   data<=8'b0110_0110;

   end

   3'b100:

   begin

   sn<=4'b0001;

   data<=8'b1011_0110;

   end

3'b101:

   begin

   sn<=4'b0010;

   data<=8'b1011_1110;

   end

3'b110:

   begin

   sn<=4'b0100;

   data<=8'b1110_0000;

   end

3'b111:

   begin

   sn<=4'b1000;

   data<=8'b1111_1110;

   end

endcase

endmodule

这是我自己编写的一段程序，但只有前三个数码管显示123，567，第四个数码管不显示，按照程序应该显示1234,5678的，请哪个大神帮帮忙看看是哪出了问题？

huangzj · 发表于 2012-7-13 08:35

教训表明，你没有认真熟悉这款FPGA就使用错误的方案，

yuxuejun1123 · 发表于 2012-6-22 17:31

另外还有个问题是，我使用的是cycloneIII系列的板子，发现居然引脚输出支持的只有167MHZ，而不是配置时候推荐的200MHZ，无语了，估计这个与电平标准有关，不过我试过SSTL_18，一样问题，木有办法

yuxuejun1123 · 发表于 2012-6-22 17:29

自己顶一个吧！
法一：自己重新设计一个DDR控制器，这个比较难，而且时间不允许，放弃；如果走运的话，可以在网上找到别人贡献的DDR控制器，做一下修改可以的。根据本人经验，这个对于altera系列的来说，还真是少，有strrixt系列，但是cyclone系列那就比较悲剧了，大部分都是Xilinx的。全凭个人人品啦
法二：重新设计PCB，这个是没有办法的，建议先配置DDR控制器，这样就可以根据FPGA来调整PCB，并且回想调整直到满意为止。

遗留问题：altera的IP核位宽只能设置为4，这个比较头疼，效率太低了，唉，，，，

经验教训：下次做这种IP核的时候，一定要完全软件配置完成，包括引脚配置，这样可以降低成本！减少弯路

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