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在saber里面如何将verilog格式的逻辑创建成可调用的模块？

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mengzhuhao

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发表于 2010-9-29 20:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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在saber里面如何将verilog格式的逻辑创建成可调用的模块？' B- m: r6 J5 Q
/ x" }4 z' Y6 E' x! A8 A" j3 l

& Q7 l( Q/ G4 B+ H% n- ?( S% `3 ?% F) G9 w& n& V3 F
saber是不是只支持VHDL格式的？如果是verilog格式的是不是还得通过工具转换下呢？
8 O, h7 h# c( R. W2 }1 R
3 ^3 {9 r! n' S( L7 W. J# K3 G" @
& H) L& E9 S: F0 ]0 C' C  \' f1 S+ V( `5 v
如果只支持vhdl格式的话，那如何才能把数字逻辑编程对应的可调用模块呢？
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见saber自带的例子里面好像有数模混合的例子，但是不清楚这些例子中用的vhdl代码是如何变成可调用的模块
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不知哪位达人可以详细讲解下设计流程
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