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DDR等长,谁更长??

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发表于 2010-7-13 18:36 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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各位高手,小弟最近在做一款DDR2的ARM板子,imx255,那么,在做DDR2等长的时候,
9 M* z4 M" ^( ?1、是时钟线长海是要求数据线更长呢???
" ?7 c, Q0 b, P2、我现在是数据线等长,地址线和控制线等长,等长的范围是20mile 内误差,不知道是否可以呢???
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发表于 2010-7-13 21:30 | 只看该作者
我这有DD2和ARM9核的板,官方给出的建议是:
8 j: e" z0 H8 ]* H; s  F2 ]2 E时钟CK,CK#:600-1400MILS
5 @! s: e+ H, v5 D; I: u地址和控制信号:CK+200MIL
. C! [& t1 }" L/ W数据信号:CK+/-125MIL! A1 p" f" p- \* I6 E/ ?4 o
数据信号DQ[0..7], DM0 = +50mils of DQS0.DQ[8..15], DM1 = +50mils of DQS1$ J) ^0 }! x3 E" k
我在实际layout的时候也按照这个做,信号组内误差+-20MIL,没出什么问题

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发表于 2010-7-13 21:44 | 只看该作者
回复 2# lixc2008 9 Q& u; ]4 m! t- P- r

& `0 p* h) g, ~' _9 r; Z2 V( R6 q2 x$ v' _
    问下,这些信息是从哪看看到。给个具体地址吧。一直找不到。: m% T  `% J* l" Z5 H- \
    谢谢。
-->--...-->-----?

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发表于 2010-7-14 09:04 | 只看该作者
同样疑问:
% Z5 r( S! b1 b# H. G. {三星3SC6410的Circuit Design Guide中描述:
/ c0 O" T- T( x9 m' @# L& WThese clock signals must have differential impedance. The length of clock signal is longer than signals in data signal group and control signal groups.
; M" _4 \, k3 J4 Y{DQ, DQM, DQS} < {CSn, CKE, ADDR, BA, RASn, CASn, WEn, AP} < {SCLK, SCLKn}

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发表于 2010-7-14 09:39 | 只看该作者
要看design guide

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发表于 2010-7-14 10:57 | 只看该作者
1、时钟线长+ H+ A; B9 P- Y1 I* ]. s
2、你的等长可以,但是还要控制数据和地址等长,起码不要差的太多。6 x4 b9 a* h" s* ^) G
因为一般是:
% [& n& b7 C( j$ K" r地址比数据长' f( r4 Z) g# g, Y1 V  D* F+ ~
地址和CK+/-等长 范围100mil左右
( X1 c! v3 h+ c% }+ p. K& c& |& \DQS和CK+/-等长 范围可稍放宽些. K- X+ D( h1 {% w
DQS和同组数据等长 误差尽量小,控制在1mm内最好

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 楼主| 发表于 2010-7-15 10:29 | 只看该作者
本帖最后由 纳米小芯 于 2010-7-15 10:30 编辑 & z6 @( {5 A  ?. X
/ I# Q/ q9 A2 y& b
大家请看这个图片呢!!!我觉得应该是CLK最长吧!!
, H+ Y: t. X9 Q. s2 `
+ |2 S' i: B# l% ]- V0 \7 r% P' E
重要的是要讲理由,我觉得不能乱说,请大家指点!!!. w" m5 A# z, D9 v& n

3 ~$ ^- ?/ {& }6 f* D$ ]
- _8 t6 |7 N8 z* k7 a8 E ! ^4 M/ Y, H( H% X; i
  }8 \# n' K, j" X* Y" D

- y; K# i6 ?( n% _! Z
# b' Z) X' o( d$ Z' ?( C 2 j* f+ ]6 e; k* u" f% ^

* O7 `- [$ G# k
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* ^& g2 i) D6 `5 B) Z) G* ^
* u  p2 {3 m, w' o# I* G
% h( `% k. X3 S$ R) V' ~

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 楼主| 发表于 2010-7-17 12:29 | 只看该作者
大家给点意见啊!!!
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