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画完原理图后，导入LAYOUT时，弹出arsii.err文本文件提示以下内容：
9 g. j) Q u. h! q& N% B9 T" M! V8 A, ]2 \6 [* `, h
Reading file -- C:\PADS Projects\padsnet.asc0 p8 T7 k" q' g6 J" |; @/ ^
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal C5
& x( p6 T7 c/ q, S& b# W: s3 O*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal C4
* k9 w7 B2 m" u$ \9 f*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal C3
[8 x3 y; `/ _1 |" V+ c( [# v+ \8 U: |*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal C2
: S2 Z0 f: J% D) ~& N1 N( B+ \*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal C14 m$ F0 v; e$ v8 q! c& W; P' W
Warning: deleting signal C5
0 L/ B5 G( {/ s' o8 |* O$ I0 oWarning: deleting signal C4
1 u8 l9 [/ q: BWarning: deleting signal C3; S. p; ^# N$ R4 o
Warning: deleting signal C2
8 j5 w$ _+ V& ^$ j1 H. lWarning: deleting signal C1
6 w p- ?) c9 f! z**INPUT WARNINGS FOUND**& a5 e3 i8 D0 Y! Q
& \. m/ O7 }! D
我检查了下，封装和连线应该是没有问题的，并且在这个原理图中，除了以上所提示的C1~C5之外，同时从库里调出的这个电容也用在了其他位置，却没有提示出错。
0 Z( c" v, v+ P" b1 `# D想请教下各位看官，这是个什么情况？ |
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发表于 2010-3-22 15:26
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