关于阻塞赋值的疑问

Addylee · 发表于 2009-12-25 23:39

[例1]. 用阻塞赋值的反馈振荡器
module fbosc1 (y1, y2, clk, rst);
   output y1, y2;
   input  clk, rst;
   reg y1, y2;

   always @(posedge clk or posedge rst)
      if (rst) y1 = 0;  // reset
      else    y1 = y2;

   always @(posedge clk or posedge rst)
      if (rst) y2 = 1;  // preset
      else    y2 = y1;
endmodule

依据IEEE Verilog标准，这两个always块可以以任意的次序执行。如果在reset后第一个块先被执行，结果将是y1和y2都获得赋值1；如果在reset后第二个块先被执行，结果将是y1和y2都被赋值0。这个例子清楚地展示了一个Verilog竞争条件地产生。

很多书上都用来这个例子，我google中翻了10多页，也都是这么说的，并且没人质疑，那看来是很对的，而且也没人问为什么，那说明这是一个很简单的不能再简单的例子了。可是我愣是没想通。希望各位能指点指点，在此先谢过了。

如果第一个先被执行，那if (rst)，就执行y1=0，然后，第二个块，if (rst) y2 =1，为啥不对呢？谁能告诉我，我哪里错了呢？谢谢！！！！

zxli36 · 发表于 2009-12-25 23:39

拙见：
“如果第一个先被执行，那if (rst)，就执行y1=0，然后，第二个块，if (rst) y2 =1...”
是reset后先执行和后执行，reset期间是保持复位状态，原文是：
“如果在reset后第一个块先被执行，结果将是y1和y2都获得赋值1；如果在reset后第二个块先被执行，结果将是y1和y2都被赋值0。”

Addylee · 发表于 2009-12-27 23:47

非常感谢！！一字只差，我郁闷了好长时间。如果在reset 之后，第一个块先被执行。如果在reset结束后，第一个块先被执行。
这样，就更容易了，呵呵！！

zxli36 · 发表于 2009-12-28 12:03

一个人有时候是挺郁闷的，这就是论坛的好处，多交流。

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