PCB板各个层的含义

1、如何选择 PCB 板材？# Z7 j: x  p6 \3 z" L
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选择 PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的 PCB 板子(大于 GHz 的频率)时这材质问题会比较重要。例如，现在常用的 FR-4 材质，在几个GHz 的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。
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2、如何避免高频干扰？8 H$ e& e2 S* O$ `& G+ f

0 s7 x+ C. B4 t7 L3 ~5 d! f' w避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加 ground guard/shunt traces 在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。) X- w: j, D* U/ \  v; o+ {

$ A  d0 `0 J& j& ?, |2 _; G, l0 x3、在高速设计中，如何解决信号的完整性问题？4 p/ T- @7 h3 C
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信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。6 @7 k) m8 m6 o
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4、差分布线方式是如何实现的？
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差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者 side-by-side(并排, 并肩) 实现的方式较多。
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  f2 i$ \( ]/ u9 ]+ ?9 r5、对于只有一个输出端的时钟信号线，如何实现差分布线？
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0 K8 y- `# h1 S; Z! v0 G& F要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。
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! e# a7 N* u1 x4 }+ F0 C! a. n6、接收端差分线对之间可否加一匹配电阻？
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" a7 B' L  [" u! P5 j1 f, p$ V& c接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。9 T0 G  C2 n5 U: p

- m; w! g9 D3 R3 I* T% U0 F7、为何差分对的布线要靠近且平行？
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对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。4 j- ?1 c0 Y$ D+ ]; _

5 k4 o0 r' Z; A: Q) i$ ^  O8、如何处理实际布线中的一些理论冲突的问题" f+ \8 m% i8 d1 \) d3 {$ \# B% m6 m
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基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。( Y7 [; T- a& }8 B  p' X+ f

1 g/ v, j% o+ y晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain 与 phase 的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加 ground guard traces 可能也无法完全隔离干扰。 而且离的太远,地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。
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; d3 D1 m% |+ y  u确实高速布线与 EMI 的要求有很多冲突。但基本原则是因 EMI 所加的电阻电容或 ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和 PCB 叠层的技巧来解决或减少 EMI的问题, 如高速信号走内层。 最后才用电阻电容或 ferrite bead 的方式, 以降低对信号的伤害。7 ~4 W' ~- }" x" A! q$ b: w5 x

( Y$ z9 I. Y( M& c" e' G9、如何解决高速信号的手工布线和自动布线之间的矛盾？: Z3 c3 D4 j8 X& g$ l

4 e. {5 Y: j- o* j( k2 R# M现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家 EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等。 这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。 例如, 走线的推挤能力,过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。
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7 j) p* V1 K9 F/ V10、关于 test coupon。4 u% L& s* q# l& g, J6 [/ E5 E

7 x3 F# J' C8 n6 w* I8 e4 N6 Wtest coupon 是用来以 TDR (Time Domain Reflectometer) 测量所生产的 PCB 板的特性阻抗是否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情况。 所以， test coupon 上的走线线宽和线距(有差分对时)要与所要控制的线一样。 最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值， TDR 探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon 上量测信号的点跟接地点的距离和方式要符合所用的探棒。( Z' \8 A8 j: m6 F3 O7 I' d* X
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11、在高速 PCB 设计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？
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一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特性阻抗， 例如在 dual strip line 的结构时。
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12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？电源和地平面之间的信号是否可以使用带状线模型计算？
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是的， 在计算特性阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板: 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。( J: b, G' y! O
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13、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗？0 J6 J( J5 ~# ]

2 [' s, F0 Q+ P1 _: V5 o( x一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。
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3 }. Q$ H" }  ?; ~0 S6 B( W' y) l14、添加测试点会不会影响高速信号的质量？
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" U# h9 `0 F$ P& _至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。9 h7 e2 n% R; \

; y) J0 D; p: B+ I6 R! q15、若干 PCB 组成系统，各板之间的地线应如何连接？& N- _* B7 t, Z, r

1 f* X! ?* c7 t1 H4 g各个 PCB 板子相互连接之间的信号或电源在动作时，例如 A 板子有电源或信号送到 B 板子，一定会有等量的电流从地层流回到 A 板子 (此为 Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。5 {& p2 k( G" V% m* O3 L6 `/ f

. Y: C+ M+ B" L16、能介绍一些国外关于高速 PCB 设计的技术书籍和资料吗？
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现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB 板的工作频率已达 GHz 上下，迭层数就我所知有到 40 层之多。计算机相关应用也因为芯片的进步，无论是一般的 PC 或服务器(Server)，板子上的最高工作频率也已经达到 400MHz (如 Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias 及 build-up 制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。3 Q0 t' x' h) ~3 f9 @; v3 X
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17、两个常被参考的特性阻抗公式：
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微带线(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W 为线宽，T 为走线的铜皮厚度，H 为走线到参考平面的距离，Er 是 PCB 板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0 及 1<(Er)<15 的情况才能应用。
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( E9 O8 G. S  q: }1 m( w带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H 为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在 W/H<0.35 及 T/H<0.25 的情况才能应用。% [' ~' U# j4 [5 M" `* r1 H2 h/ H

# [/ D* J6 K; |- e0 i. k18、差分信号线中间可否加地线？; a# d. D8 `* a7 U8 s2 k$ h. \
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差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如 flux cancellation，抗噪声(noise immunity)能力等。若在中间加地线，便会破坏耦合效应。
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4 G  s' ^3 e' r% W: I: v# `. U# {19、刚柔板设计是否需要专用设计软件与规范？国内何处可以承接该类电路板加工？8 y$ x) S4 _  P4 j. X; U# g' C0 t
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可以用一般设计 PCB 的软件来设计柔性电路板(Flexible Printed Circuit)。一样用 Gerber 格式给 FPC厂商生产。由于制造的工艺和一般 PCB 不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。+ Q* t: ^3 h  ?: f

- ~, [- m  R! u$ f0 k8 ]7 z2 D1 P+ e20、适当选择 PCB 与外壳接地的点的原则是什么？8 u/ F1 @" p: g+ s% d, {3 o4 k3 t
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选择 PCB 与外壳接地点选择的原则是利用 chassis ground 提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将 PCB的地层与 chassis ground 做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。3 {' d. Z+ a) {# e1 T- s7 Q

. N, G" e' J" y% g( V4 O5 @  h8 B21、电路板 DEBUG 应从那几个方面着手？' b: }) Y! d# V' N% |

: i7 W! T( C8 U) T6 O9 H就数字电路而言，首先先依序确定三件事情： 1. 确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。 2. 确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。3. 确认 reset 信号是否达到规范要求。 这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与 bus protocol 来 debug。
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; ~1 o. S) z- {. H2 b" w3 X22、在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高 PCB 的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度 PCB 设计中的技巧?6 [1 l6 I# {+ j7 f- v5 G1 G. w, l

) q+ ]" ~5 j, A; u8 }在设计高速高密度 PCB 时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
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控制走线特性阻抗的连续与匹配。" T& C& T$ n3 D$ ]& n& i
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走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。( C! }6 K# u/ X( K
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选择适当的端接方式。
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8 X3 T! @% s& z0 i. R5 p+ K# M避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
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6 U& ?+ y1 O9 ^- G# e利用盲埋孔(blind/buried via)来增加走线面积。但是 PCB 板的制作成本会增加。 在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。$ B& i) _: @' |  W5 Y4 M
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除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。; p0 x: i: l: {
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23、模拟电源处的滤波经常是用 LC 电路。但是为什么有时 LC 比 RC 滤波效果差？
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LC 与 RC 滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如 RC。但是，使用 RC 滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
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- Z8 }# E% {# J3 v  ^24、滤波时选用电感，电容值的方法是什么？
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' {# ]0 a, B  V电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如 果 LC 的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL 也会有影响。 另外，如果这 LC 是放在开关式电源(switching regulation power)的输出端时，还要注意此 LC 所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。* I7 o/ t$ Q5 k
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25、如何尽可能的达到 EMC 要求，又不致造成太大的成本压力？/ y; k, ^. E2 _
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PCB 板上会因 EMC 而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了 ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过 EMC的要求。以下仅就 PCB 板的设计技巧提供几个降低电路产生的电磁辐射效应。
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尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。1 T$ h8 j& o9 T& u8 L0 i
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注意高频器件摆放的位置，不要太靠近对外的连接器。
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注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。8 ?: ]/ A. a$ u# J+ Q# Y( K
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在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。
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对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到 chassis ground。0 n8 p& p7 ?2 C" ?5 |- B4 `4 i. i
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可适当运用 ground guard/shunt traces 在一些特别高速的信号旁。但要注意 guard/shunt traces 对走线特性阻抗的影响。
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& E; @8 H1 m/ w9 X+ e* Q电源层比地层内缩 20H，H 为电源层与地层之间的距离。6 C7 t5 P7 [5 l5 O% i& }* t

5 K9 m" x! J$ n26、当一块 PCB 板中有多个数/模功能块时，常规做法是要将数/模地分开，原因何在？, j" P! j  T$ Y7 a; v0 L. W% Q

0 O. w8 m% ~9 T9 C# h9 ^, k将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉， 模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。! q/ o" J! `2 b2 _! S3 g  d, _
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27、另一种作法是在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个 PCB板地不做分割，数/模地都连到这个地平面上。道理何在？: u# w* \; S  t0 ]" }1 b
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数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。
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/ ]5 B" T3 l! D28、在高速 PCB 设计原理图设计时，如何考虑阻抗匹配问题？
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在设计高速 PCB 电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。+ q# v# v+ N, i" Z/ u: ]
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29、哪里能提供比较准确的 IBIS 模型库？5 N5 A$ r) C  n, M
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IBIS 模型的准确性直接影响到仿真的结果。基本上 IBIS 可看成是实际芯片 I/O buffer 等效电路的电气特性资料，一般可由 SPICE 模型转换而得 (亦可采用测量， 但限制较多)，而 SPICE 的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其 SPICE 的资料是不同的，进而转换后的 IBIS 模型内之资料也会随之而异。也就是说，如果用了 A 厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的 IBIS 不准确，只能不断要求该厂商改进才是根本解决之道。  U0 E+ }4 J- q! k1 `
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30、在高速 PCB 设计时，设计者应该从那些方面去考虑 EMC、EMI 的规则呢？- s# D) a! U! n; l

! F+ z9 ~, _. X( s% u2 C一般 EMI/EMC 设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低频的部分.一个好的EMI/EMC 设计必须一开始布局时就要考虑到器件的位置, PCB 迭层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本. 例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声. 另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance 尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后, 适当的选择PCB 与外壳的接地点(chassis ground)。* R3 g9 p" w2 @3 \% r8 m

3 ?0 ~" U' K2 G4 e* @! }31、如何选择 EDA 工具？
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目前的 pcb 设计软件中，热分析都不是强项，所以并不建议选用，其它的功能 1.3.4 可以选择 PADS或 Cadence 性能价格比都不错。 PLD 的设计的初学者可以采用 PLD 芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。  ~$ g& ~1 i5 P* Z; u% W" w

$ z6 n2 `+ G/ [1 F5 \4 @5 m32、请推荐一种适合于高速信号处理和传输的 EDA 软件。
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, _9 X! v7 b( j8 \: i常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设计往往占据了 70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用 Cadence 的解决方案应该属于性能价格比较好的软件，当然 Mentor 的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。（大唐电信技术专家 王升）+ w  n( h' I- v# I& C* e

/ `0 q2 i  }) V: J5 P, U8 c33、对 PCB 板各层含义的解释
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& p; g0 B" x1 _; p, x  xTopoverlay ----顶层器件名称， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5,
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: O/ y. |. E7 LIC10.bottomoverlay----同理 multilayer-----如果你设计一个 4 层板，你放置一个 free pad or via, 定义它作为multilay 那么它的 pad 就会自动出现在 4 个层 上，如果你只定义它是 top layer, 那么它的 pad 就会只出现在顶层上。
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# Q+ X6 @" F) f; P6 j) M34、2G 以上高频 PCB 设计，走线,排版,应重点注意哪些方面？+ {  c1 ?& U- ^, k8 d# `6 f
& X. {. f; u/ V/ i1 o
2G 以上高频 PCB 属于射频电路设计，不在高速数字电路设计讨论范围内。而 射 频电路的布局（layout)和布线（routing)应该和原理图一起考虑的，因为布局布线都会造成分布效应。而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求 EDA 工具能够提供参数化器件，能够编辑特殊形状铜箔。Mentor 公司的 boardstation 中有专门的 RF 设计模块，能够满足这些要求。而且，一般射频设计要求有专门射频电路分析工具，业界最著名的是 agilent 的 eesoft，和 Mentor 的工具有很好的接口。
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35、2G 以上高频 PCB 设计，微带的设计应遵循哪些规则?
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" Z* Y6 e( i4 W' ^8 f7 M射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工具中规定。
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4 ~1 F, v& r$ `36、对于全数字信号的 PCB，板上有一个 80MHz 的钟源。除了采用丝网（接地）外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？
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" x# m3 R1 s$ t2 g! l# d确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。
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37、如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响小？4 x; n5 Y; T2 |) M

8 O4 R9 L! R2 e时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS 信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。
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/ q  s# O  j9 y& q2 _- L7 ]% m38、27M,SDRAM 时钟线（80M-90M），这些时钟线二三次谐波刚好在 VHF 波段，从接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？
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如果是三次谐波大，二次谐波小，可能因为信号占空比为 50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采用下图公式得到。
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39、什么是走线的拓扑架构？9 }! B% l! n# u! Y: I5 a- T
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Topology,有的也叫 routing order.对于多端口连接的网络的布线次序。: {9 i" Y9 m* [9 ^0 b

9 Z: m5 J$ ]; R& ]5 E; a8 F0 s40、怎样调整走线的拓扑架构来提高信号的完整性？% Z% R6 _  |# u# O
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这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。- Z2 u( S1 V* j6 V+ V

- f" @2 A1 x" T( B8 V- N5 V* R) b41、怎样通过安排迭层来减少 EMI 问题？
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/ q0 l  z! t1 [2 E- q: T, l' w首先，EMI 要从系统考虑，单凭 PCB 无法解决问题。层叠对 EMI 来讲，我认为主要是提供信号最短回流路径，减小耦合面积，抑制差模干扰。另外地层与电源层紧耦合，适当比电源层外延，对抑制共模干扰有好处。
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42、为何要铺铜？
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一般铺铜有几个方面原因。１，EMC.对于大面积的地或电源铺铜，会起到屏蔽作用，有些特殊地，如 PGND 起到防护作用。２，PCB 工艺要求。一般为了保证电镀效果，或者层压不变形，对于布线较少的PCB 板层铺铜。３，信号完整性要求，给高频数字信号一个完整的回流路径，并减少直流网络的布线。当然还有散热，特殊器件安装要求铺铜等等原因。
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! Y- a5 l7 A, Z& G! A43、在一个系统中，包含了 dsp 和 pld，请问布线时要注意哪些问题呢？
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看你的信号速率和布线长度的比值。如果信号在传输线上的时延和信号变化沿时间可比的话，就要考虑信号完整性问题。另外对于多个 DSP，时 钟 ，数据 信号走线拓普也会影响信号质量和时序，需要关注。4 b* ?: ]/ ~% N4 N

* E. a% [3 R2 D8 e2 i44、除 protel 工具布线外，还有其他好的工具吗？" g, @4 Z. _* C7 |$ P8 a) d
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至于工具，除了 PROTEL，还有很多布线工具，如 MENTOR 的 WG2000,EN2000 系列和 powerpcb，Cadence 的 allegro，zuken 的 cadstar,cr5000 等，各有所长。) y+ e' @7 |( x9 e1 V# `% j" l

4 M: A1 E) F& k3 v/ v: A) E% w45、什么是“信号回流路径”？( K) r3 ~/ ]$ q9 l
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信号回流路径,即 return current。高速数字信号在传输时，信号的流向是从驱动器沿 PCB 传输线到负载，再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回信号就称信号回流路径。Dr.Johson 在他的书中解释，高频信号传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI 分析的就是这个围场的电磁特性，以及他们之间的耦合。
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46、如何对接插件进行 SI 分析？8 T: k1 g/ I  g( o/ @

/ I. x3 N7 ~3 S2 s; ]' I1 j. B在 IBIS3.2 规范中，有关于接插件模型的描述。一般使用 EBD 模型。如果是特殊板，如背板，需要SPICE 模型。也可以使用多板仿真软件（HYPERLYNX 或 IS_multiboard），建立多板系统时，输入接插件的分布参数，一般从接插件手册中得到。当然这种方式会不够精确，但只要在可接受范围内即可。
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47、请问端接的方式有哪些？
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端接（terminal）,也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上拉，电阻下拉，戴维南匹配，AC 匹配，肖特基二极管匹配。
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48、采用端接（匹配）的方式是由什么因素决定的？& c# V9 O( `+ m8 @9 s7 o
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匹配采用方式一般由 BUFFER 特性，拓普情况，电平种类和判决方式来决定，也要考虑信号占空比，系统功耗等。- E% a; ^& R9 b+ A1 g! I. ?* |8 }

- j; B3 D8 p2 m49、采用端接（匹配）的方式有什么规则？  ^, K$ p, N1 X7 d( d0 L! R2 b

) T9 u! A4 `6 `, y9 ?+ }数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到可以确定的信号。对于电平有效信号，在保证建立、保持时间的前提下，信号质量稳定；对延有效信号，在保证信号延单调性前提下，信号变化延速度满足要求。Mentor ICX 产品教材中有关于匹配的一些资料。另外《High Speed Digital design a hand book of blackmagic》有一章专门对 terminal 的讲述，从电磁波原理上讲述匹配对信号完整性的作用，可供参考。  W: l/ {; h' R0 S- Q

& a3 U' C# i' U4 H7 ?. E5 B50、能否利用器件的 IBIS 模型对器件的逻辑功能进行仿真？如果不能，那么如何进行电路的板级和系统级仿真？% I0 \( q2 T. k1 j; K% ^4 s

7 }8 u# y( \3 A) @1 WIBIS 模型是行为级模型，不能用于功能仿真。功能仿真，需要用 SPICE 模型，或者其他结构级模型。2 ^3 t' d/ U* c, L  n; ?* ]; ?- t
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51、在数字和模拟并存的系统中，有 2 种处理方法，一个是数字地和模拟地分开，比如在地层，数字地是独立地一块，模拟地独立一块，单点用铜皮或 FB 磁珠连接，而电源不分开；另一种是模拟电源和数字电源分开用 FB 连接，而地是统一地地。请问李先生，这两种方法效果是否一样？
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5 L6 P2 E% k) d) E, ~; a% w% B应该说从原理上讲是一样的。因为电源和地对高频信号是等效的。
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区分模拟和数字部分的目的是为了抗干扰，主要是数字电路对模拟电路的干扰。但是，分割可能造成信号回流路径不完整，影响数字信号的信号质量，影响系统 EMC 质量。因此，无论分割哪个平面，要看这样作，信号回流路径是否被增大，回流信号对正常工作信号干扰有多大。现在也有一些混合设计，不分电源和地，在布局时，按照数字部分、模拟部分分开布局布线，避免出现跨区信号。3 T% ^; u9 s. Z* {8 S* A
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52、安规问题：FCC、EMC 的具体含义是什么？7 C5 [& l. ?% @2 k6 o
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FCC: federal communication commission 美国通信委员会% S: t3 ]6 |' [* P" D
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EMC: electro megnetic compatibility 电磁兼容
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FCC 是个标准组织，EMC 是一个标准。标准颁布都有相应的原因，标准和测试方法。
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53、何谓差分布线？
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/ ~2 w3 o( D  i6 L. [9 a7 x6 z/ [差分信号，有些也称差动信号，用两根完全一样，极性相反的信号传输一路数据，依靠两根信号电平差进行判决。为了保证两根信号完全一致，在布线时要保持并行，线宽、线间距保持不变。' E7 ^8 s9 _2 w

+ I4 q' r$ y1 n9 S4 w54、PCB 仿真软件有哪些？' w1 Q  `7 z- r- n

) M" k1 u% f5 S( k仿 真 的种类很多， 高 速 数 字电 路 信 号 完 整 性 分 析 仿 真 分析(SI) 常 用 软 件 有icx,signalvision,hyperlynx,XTK,speectraquest 等。有些也用 Hspice。  b  W3 X* f5 o2 q( H0 K5 H2 I
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55、PCB 仿真软件是如何进行 LAYOUT 仿真的？
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高速数字电路中，为了提高信号质量，降低布线难度，一般采用多层板，分配专门的电源层，地层。4 o" F& A( X# V5 }
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56、在布局、布线中如何处理才能保证 50M 以上信号的稳定性9 A0 }$ ]! E* {' M# D0 x- }" t
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高速数字信号布线，关键是减小传输线对信号质量的影响。因此，100M 以上的高速信号布局时要求信号走线尽量短。数字电路中，高速信号是用信号上升延时间来界定的。而 且 ，不 同种类的信号（如 TTL,GTL,LVTTL），确保信号质量的方法不一样。
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57、室外单元的射频部分，中频部分，乃至对室外单元进行监控的低频电路部分往往采用部署在同一 PCB 上，请问对这样的 PCB 在材质上有何要求？如何防止射频，中频乃至低频电路互相之间的干扰？- S$ F: g+ {" N

$ }+ f' B! Q! A( _混合电路设计是一个很大的问题。很难有一个完美的解决方案。
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7 {' K/ Y0 t' @# v+ O' ?一般射频电路在系统中都作为一个独立的单板进行布局布线，甚至会有专门的屏蔽腔体。而且射频电路一般为单面或双面板，电路较为简单，所有这些都是为了减少对射频电路分布参数的影响，提高射频系统的一致性。相对于一般的 FR4 材质，射频电路板倾向与采用高 Q 值的基材，这种材料的介电常数比较小，传输线分布电容较小，阻抗高，信号传输时延小。在混合电路设计中，虽然射频，数字电路做在同一块 PCB 上，但一般都分成射频电路区和数字电路区，分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。9 L  N# M0 r% M. T9 N# N: V

$ w; |# T# r- w58、对于射频部分，中频部分和低频电路部分部署在同一 PCB 上，mentor 有什么解决方案？
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Mentor 的板级系统设计软件，除了基本的电路设计功能外，还有专门的 RF 设计模块。在 RF 原理图设计模块中，提供参数化的器件模型，并且提供和 EESOFT 等射频电路分析仿真工具的双向接口；在 RF LAYOUT 模块中，提供专门用于射频电路布局布线的图案编辑功能，也有和 EESOFT 等射频电路分析仿真工具的双向接口，对于分析仿真后的结果可以反标回原理图和 PCB。同时，利用 Mentor 软件的设计管理功能，可以方便的实现设计复用，设计派生，和协同设计。大大加速混合电路设计进程。手机板是典型的混合电路设计，很多大型手机设计制造商都利用 Mentor 加安杰伦的 eesoft 作为设计平台。
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* Z2 K; \1 d% ?! K59、mentor 的产品结构如何？
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Mentor Graphics 的 PCB 工具有 WG(原 veribest)系列和 Enterprise(boardstation)系列。
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) I2 |( a) x' t" P9 _60、Mentor 的 PCB 设计软件对 BGA、PGA、COB 等封装是如何支持的？
* P0 a! T5 l" ?% T& O
( q: G# A3 j$ T0 R' _4 A, YMentor 的 autoactive RE 由收购得来的 veribest 发展而来，是业界第一个无网格，任意角度布线器。众所周知，对于球栅阵列，COB 器件，无网格，任意角度布线器是解决布通率的关键。在最新的autoactive RE 中，新增添了推挤过孔，铜箔，REROUTE 等功能，使它应用更方便。另外，他支持高速布线，包括有时延要求信号布线和差分对布线。
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) q( k) ]' x+ A3 }. M3 a0 k
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PCB板各个层的含义
  H2 f7 |5 N0 }5 V: p在EDA软件的专门术语中，有很多不是有相同定义的。以下就字面上可能的意义来解释。- N1 @' r& I1 b1 g
Mechnical: 一般多指板型机械加工尺寸标注层+ G% ~; G5 @4 D- ]' A2 W
Keepoutlayer: 定义不能走线、打穿孔(via)或摆零件的区域。这几个限制可以独立分开定义。
4 Y3 r) U/ ~6 P1 b: s- vTopoverlay: 无法从字面得知其意义。多提供些讯息来进一步讨论。0 I" U4 K3 L! c% J, f
Bottomoverlay: 无法从字面得知其意义。可多提供些讯息来进一步讨论。3 S4 k' P9 Z+ e' i2 s  l$ H
Toppaste: 顶层需要露出铜皮上锡膏的部分。
. U' K6 c2 ]  n- dBottompaste: 底层需要露出铜皮上锡膏的部分。, N4 k0 ?* v- _) u3 N
Topsolder: 应指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder:5 _$ {) \6 k& A0 {
应指底层阻焊层。" {5 M$ |5 C2 F: k
Drillguide: 可能是不同孔径大小，对应的符号，个数的一个表。: G) O* D7 K- q; X; d" A( p. f
Drilldrawing: 指孔位图，各个不同的孔径会有一个对应的符号。3 |" b! w( ]' ]% x) _' k
Multilayer: 应该没有单独这一层，能指多层板，针对单面板和双面板而言。
; E9 ?. }. P8 P8 Y& m# w1 fToppaste: 也即是面层贴片时开钢网要用的东东。; v$ h8 \% Y# H) p% B& ^, y
Bottompaste: 也即是底层贴片时开钢网要用的东东。