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bluskly · 发表于 2018-4-19 14:31

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最近做了一个项目，COM-E卡（CPU）下来的PCIE时钟通过SI5344以后给PCIE设备，发现PCIE找不到设备。但是将PCIE时钟直接飞线到PCIE设备，又可以正常找到。请问这个PCIE时钟必须要同频同相么？

Si5345-44-42-D-DataSheet.pdf (1010.06 KB, 下载次数: 5)

Si5345-44-42-D-RM.pdf (2.62 MB, 下载次数: 5)

bluskly · 发表于 2018-4-20 22:37

超級狗发表于 2018-4-20 14:085 S6 D. B% L+ ?: E' @# Z
布拉斯基發現自己惡搞已經躲起來了！6 b- q# P2 v i; N

这两天都在调试，目前结果看来应该是自己之前认识不够充足。
测试了很多COM-E卡，发现有些卡确实通过SI5344以后不能识别PCIE设备，我们项目是一个COM-E卡挂了6个PCIE设备。采用SI5344的目的是因为很多PCIE的从设备还有系统时钟和接口时钟，这些时钟的频率是不相同的。而且很多时钟对于相位抖动有特定的一些要求，采用SI5344是因为其 Ultra-low jitter of 90 fs rms这个要求。而且根据PCIE从设备的时钟要求如下：

所以觉得很多晶振和buffer麻烦，而且频率都不一样。于是就用了这个芯片。
为了时钟树的简单，于是就采用了PCIE时钟进入IN0通道，输出一路100M的pcie，在采用SI53301的时钟buffer出多路时钟给6路的PCIE从设备提供PCIE refclk。

关于耦合方式都是按照芯片的匹配方式做的，应该没啥问题。目前看来引起这个问题还是时钟不是同源处理，估计COM-E卡内部也能够配置或者其他的，正在考虑跟COM-E卡的技术支持进行探讨。

出现了这个问题，特地查了一些相关的资料，根据PCIE规范看来，不同源也是可以的，但是对于时钟要求更高。

一般而言，为了减少麻烦，最好是采用同源时钟来设计。
一般大家推荐也是采用同源时钟来使用。

最后，将自己找到的几个相关的资料发出来，大家以后设计的时候也注意一下。

AN562.pdf (11.37 MB, 下载次数: 0)

AND9202-D.PDF (179.35 KB, 下载次数: 0)

IDT_AN843_APN_20140513.pdf (1.81 MB, 下载次数: 0)

超級狗 · 发表于 2018-4-19 15:52

本帖最后由超級狗于 2018-4-19 16:12 编辑

你有打開 Si5344 的 Zero Delay Mode 嗎？這個應該有助於縮小相位差（Phase Deviation）。

3.9.13 Zero Delay Mode
A zero delay mode is available for applications that require fixed and consistent minimum delay between the selected input and outputs. The zero delay mode is configured by opening the internal feedback loop through software configuration and closing the loop externally as shown in the figure below. This helps to cancel out the internal delay introduced by the dividers, the crosspoint, the input, and the output drivers. Any one of the outputs can be fed back to the FB_IN pins, although using the output driver that achieves the shortest trace length will help to minimize the input-to-output delay. The OUT9 and FB_IN pins are recommended for the external feedback connection. The FB_IN input pins must be terminated and ac-coupled when zero delay mode is used. A differential external feedback path connection is necessary for best performance. Note that the hitless switching feature is not available when zero delay mode is enabled.

超級狗 · 发表于 2018-4-20 14:08

part99 发表于 2018-4-20 13:25
. h+ b( c# \# F二位（布拉斯基+狗）都是高手，我也不用多解释，我觉得连不通跟100MHz ref clk同不同相毛关系也没有，我随 ...

我 CPU 下来的 PCIe 时钟进入 Si5344，输出两路 100M HCSL 的 PCIe 时钟给两个设备。
布拉斯基發現自己惡搞已經躲起來了！
/ g+ H o, I$ `8 F- Y/ m. P

" V$ r# X* j2 Y; C9 g @9 X) m# X* k; c4 Q4 n5 f

0 B# ]' M1 ?8 n# _不過你注意他的敘述喔～
" S1 l* }' w+ `9 ]' g" S
; a1 K& {$ e+ \: v+ V; T4 G! ?Si5344 進去的不是參考時鐘（Reference Clock），而是從 CPU 出來準備餵給裝置（Device）的 HCSL 批西哀醫（PCIe）時鐘。% _+ E* o( m, N2 F3 I: R
. _. ~4 D' G0 D$ [' p
他需要把時鐘餵給兩個裝置（Device），所以這樣搞！, `& V' i, _7 ?

9 Y( n% C/ C5 y' ~* J8 Z這個可能需要和時鐘源同相吧？而且兩個輸出都要同相。0 M: J8 i$ m% \2 p

3 W5 l6 Q8 r5 Y9 {0 e9 b4 g; ~: e但你提到的時鐘品質造成的影響也不無可能啦！, q9 b! d1 M; a! N
) L& g: E! Z2 E

' @0 m, s$ t6 w
: \8 `; L! q) s' Z1 y7 L

超級狗 · 发表于 2018-4-19 15:19

同頻
* q/ P1 ~5 C, q$ X7 V6 u8 e應該跑不掉！
同相
7 z5 U- w& H: h4 f( ~0 A% w6 _, D應該也需要，因為有規定可接受的抖動（Jitter）的範圍。 G+ l2 w; n6 J6 |/ e+ k, \8 O2 ^

你有改變時鐘頻率喔～？？？

另外，批西哀醫（PCIe）有規定時鐘的架構，你這是……？？？

Common Clock Rx Architecture
Data Clocked Rx Architecture
Separate Clock Architecture
* p- J7 Y3 b6 j7 H

bluskly · 发表于 2018-4-19 15:28

超級狗发表于 2018-4-19 15:19
同頻
$ ?: \* U# ~% d應該跑不掉！
同相

诡异的事情是这样：我CPU下来的PCIE时钟进入SI5344，输出两路100M HCSL的PCIE时钟给两个设备。通过换不同的CPU卡，有的CPU卡能找到，有的找不到。
但是通过将PCIE时钟跨过SI5344直接接一个PCIE设备，各种CPU卡都可以找到。

bluskly · 发表于 2018-4-19 15:34

超級狗发表于 2018-4-19 15:19
同頻$ L* K0 _& q7 A" y* Y3 I8 D0 o
應該跑不掉！
同相

我通过Si5344以后，相当于修改了时钟频率么？不太理解这个芯片的架构。

超級狗 · 发表于 2018-4-19 16:06

本帖最后由超級狗于 2018-4-20 22:59 编辑

Si5344
10-Channel, Any-Frequency, Any-Output Jitter Attenuator/Clock Multiplier

Si5344 可以產生任何的頻率，設定要特別小心。

如果只是要增加驅動能力，我在想 Si53159 會不會單純些？

Si53159
PCI-EXPRESS Gen 1, Gen 2, Gen 3, and Gen 4 Nine Output Fanout Buffer

這類芯片是 HCSL 差分進、差分出，所以是讓你串在 PCIe Clock 上的。

超級狗 · 发表于 2018-4-19 16:20

我比較了二者，簡單來說，Si5344 只是個時鐘產生器（Clock Generator）。它只產生你要的頻率，不幫你搞定相位差（Phase Deviation）這件事，除非你啟動 Zero Delay Mode。

超級狗 · 发表于 2018-4-19 16:28

本帖最后由超級狗于 2018-4-20 23:00 编辑

有兩路的，會省點錢！

Si53152

ykwym · 发表于 2018-4-19 22:36

disable pll模式

ykwym · 发表于 2018-4-20 09:58

bluskly 发表于 2018-4-19 15:28
* G) v& Y; o/ z: X诡异的事情是这样：我CPU下来的PCIE时钟进入SI5344，输出两路100M HCSL的PCIE时钟给两个设备。通过换不同 ...

这个没什么好奇怪的，每个芯片对时钟的容限是不一样的，标准是300ppm，可是我知道有的芯片只有200ppm

zltwin · 发表于 2018-4-20 10:22

学习了

part99 · 发表于 2018-4-20 13:25

二位（布拉斯基+狗）都是高手，我也不用多解释，我觉得连不通跟100MHz ref clk同不同相毛关系也没有，我随便加个100MHz的差分时钟都可以跑起来，PCI-e的TX来自参考时钟，RX来自CDR，也就是对方的100M时钟经过PLL出来的5G信号。
所以，你那问题，八九不离十，肯定是差分时钟信号不好，或者耦合不好，有的设备要AC耦合，有的DC，我一般都用AC，耦合电容一定大于0.1uF，很多时候我会用0.22-0.47uF，你先看看到达设备的时钟信号质量再说吧。

WuJin_eOakJ · 发表于 2018-4-20 15:49

学习了

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