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本帖最后由 LIN木木 于 2018-6-20 18:16 编辑
8 S4 R* Q, b* x' k& e, T% U4 ?. x
1、安装好allegro 16.6转PADS VX2.36 a# W/ z; i" N G3 ^- R
2、添加以下用户变量. f& h, |9 q# b7 H
变量名:AEX_BIN_ROOT' \; R5 `" p! J4 X
值: PADS软件中translators软件的bin目录路径
) [+ u- T, x( @- i3 e# Y! l' M变量名:AEX_ENABLE_JOBPREFS_LAYER_FIX
( O0 n' \& r& ^) m值: 1
2 F5 y5 z3 v, L* y# ^* A( R变量名:Home! j+ Y |! z; u- C
值:Cadence软件的pcbenv文件夹所在目录的路径
o1 G$ {6 X# s( D* p( ~. j2 i! V3 O3、将PADS软件skill_scripts目录里面的文件全部复制到Cadence软件的pebenv目录里面 / g5 E' j8 F1 C1 } A, |
4、打开要转换的文件,选择allegro PCB editor XL版本及以上版本,在Allegro软件的Setup下的user preferences Editor 中的Skill选项里,在telskill选项中打√ , 这时软件会弹出一个对话框,不用理会,关闭就是
4 D6 n) @+ r7 Z* `5、command命令栏中输入skill load "dfl_main.il",回车后,会看到返回T。 注意,输入时,引号不能少,load和引号间是有空格的
1 l; O/ M% M; i8 K* ~! C! N. ~以上步骤是copy来的,以下是我遇到的情况和解决办法:
. \' h, V7 F2 U1 s第5步出现:
0 f) U8 n7 p( V2 S" Q/ ^* b' mE- *Error* load: can't access file - "dfl_main.il"
7 C) V/ Q5 V6 f/ g$ N9 c! NWhat!这是什么鬼,完全按步骤来的啊
* O. X5 Y& K* H4 t2 b好吧,继续查找原因
6 _3 C& U) ?3 q3 w发现在pcbenv文件夹下还有一个pcbenv文件夹. r; G+ K0 y4 u
# w) \! k, a' k8 H; u% a猜测是文件指向的问题,于是再将D:\PADS\PADSVX.2.3\SDD_HOME\translators\skill_scripts下所有文件复制到新的pcbenv文件夹下& c% ]0 U1 a4 [1 D& G
重新运行skill load “dfl_main.il”& D" [( _3 P* v1 k W
这下子就OK了,然后main out! o2 t) g) Q. Q$ O. F. U! G, h; P
弹出
+ z4 d- n' {" m6 Q- a$ _
3 A1 p. h6 x5 ~5 N' ~怎么和网上的步骤不一样啊?不管,先转再说,转完后看到Done了) @ f+ a% X0 @+ j3 Q. r
' Z1 h" L" I' G8 g
好了,这下打开allegro Designs Translator,开始转PADS- W' S9 w% Z" z' N. {
% T' M9 i2 t( h3 p8 ?
竟然又出现错误->>
, x- B+ Q6 C( w! C
) M( J6 t6 W. E好吧查看下文件LayoutDB.dfl,记事本打开,发现有错误
9 g& P9 k6 N. g1 O
: C' @5 E2 l0 f. w! Q8 U' J/ O猜测是brd文件本身存在DRC错误,于是换一个简单点的没有错误的文件试下。* H1 B; I* F/ B% J( E7 A0 g
这次用的是allegro自带的文件/ Q& r( r- F2 z- x0 e* C. @7 p
# e& X; [7 n( h# g
继续,这下竟然可以了-->>
% I4 g9 C/ u6 v$ {
3 e; @( m$ M# z/ M6 W转换完后,文件夹下出现design_1529488404.pcb! {8 B9 f) P- H, q9 s9 t
, \1 s$ u$ q# L& ?用PADS打开,成功了
, G2 A: h5 }) B$ L. e; L0 j
0 i! }/ S# [; ?( a
至此,转换完成!0 A# H/ S. V: _6 E+ z
" ~, R, u! a5 M* c U
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