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[善用Allegro]之Desgin Compare的用法与网表比较。

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发表于 2008-6-20 13:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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Allegro中自带有Design Compare工具,利用它可以比较明了的看到线路的差异。当然也可以通过SKILL进行比较,不过我们的目的是要善用Allegro,其它的方法暂且不提。
# e0 ^$ Z8 w- `* o/ O2 ~一,打开需要进行的比较的BRD文件,执行Tools > Design Compare , 因为是基于JAVA,所以要等一下,如下图:7 H4 m" x; C' A6 Y. z

. R( N5 ?* w6 N8 C: y9 z8 i8 s二,此时在BRD目录下会生成同名的XML文件。然后点击File > Import  选择需要比较的netlist文件(本例中使用netlist格式为allegro.dll Or telesis.dll)。
' [4 ?! L# C4 r! ^左边窗口为当前BRD文件NETLIST目录树,右边为导入的NETLIST目录树。直接点击各个结点,左右窗口会自动同步。黄色代替NET中PIN有差异,绿色为OK,红色表示NET名差异。
% U) z. ]$ i! P9 v
9 \4 K2 l# ^* `& B3 i三,如果需要查看特定的OBJECT,可使用FIND与Filter功能,
8 n" ^. b) f3 O, Z2 c8 I$ D ! b7 I) Y8 G4 X6 x7 D6 w. x
6 ?' W- d  X4 h

+ c+ D) }, E& o6 d四,生成REPORT,直接执行TOOLS > Comparison Report ,选择保存目录即可。

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发表于 2010-8-9 12:55 | 只看该作者
确的,楼主的方法不错,不过呢,还是会有不容的问题,如package全部有差别,这样会有很多不同多,有点烦。
4 l! b2 c3 k0 Z4 q+ b( g+ Z用File/Import/logic/选上Creat PCB SML from import data.点单击Desig compare,用这样的方法比较,可能是比较好的方法。
) k  v! ]" A( D" Y+ k) G/ X1 u备注:16.2版本这个功能,其它的版本有没有,我就不知道了。

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发表于 2014-5-23 15:47 | 只看该作者
支持20#的方法,正在使用中。。。。。。
人生若只如初见,何事秋风悲画扇?等闲变却故人心,却道故人心易变。骊山语罢清宵半,夜雨霖铃终不怨。何如薄幸锦衣儿,比翼连枝当日愿。

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发表于 2016-5-7 20:02 | 只看该作者
good ....有點想試試.....!

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发表于 2008-6-20 14:08 | 只看该作者
原帖由 deargds 于 2008-6-20 13:55 发表 6 R4 Z# l  [* r! `5 D
Allegro中自带有Design Compare工具,利用它可以比较明了的看到线路的差异。当然也可以通过SKILL进行比较,不过我们的目的是要善用Allegro,其它的方法暂且不提。) a' I) K  y% `+ e# `) ]2 Q" r
一,打开需要进行的比较的BRD文件,执行Tools > De ...
. H: J! i$ F7 i2 w
9 k! f: C# Y4 o2 H% h9 w$ B2 C* Q) Q
谢谢
+ e! g) I/ j0 ^请问orcad直接生成allegro网表是三个文件,选择import网表的时候,怎么选择呢?

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 楼主| 发表于 2008-6-20 14:11 | 只看该作者
原帖由 matice 于 2008-6-20 14:08 发表 " k6 |, y6 h+ v$ {2 O

! d: i  {: \) }6 Z% \) V! b" M7 S4 f  H' M
谢谢1 k' Z0 `8 t5 O$ G  Z5 U& A
请问orcad直接生成allegro网表是三个文件,选择import网表的时候,怎么选择呢?

6 p: J2 H( L: W: m7 a1 I1 z7 h' r
" H& ^  I0 S0 M如何没有allegro.dll使用telesis.dll也可以。
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发表于 2008-6-20 14:15 | 只看该作者
原帖由 deargds 于 2008-6-20 14:11 发表 . M2 l1 B/ g) O

7 `4 \& S# q: o6 ]0 X- t8251
! K. l( A& V0 x9 D2 u  Q如何没有allegro.dll使用telesis.dll也可以。

# ~6 c; W' v/ [) u# Y$ ]0 }/ _- W/ F6 K
直接生成的那种3个文件的网表,没有办法比较吗?
& M6 u7 j) `" x也就是每次比较,都需要用orcad通过other方式来重新生成一个other的网表?

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 楼主| 发表于 2008-6-20 14:18 | 只看该作者
原帖由 matice 于 2008-6-20 14:15 发表
9 ?& ~8 Z, s$ ?7 }! Y2 k* \! c( S$ C. W+ S! j/ m: u$ z2 n- |
6 G$ T, ~; W" `" e
直接生成的那种3个文件的网表,没有办法比较吗?
3 _- |6 M: d: ^! {, Q6 [也就是每次比较,都需要用orcad通过other方式来重新生成一个other的网表?
+ l' j% e$ `6 t* j
有兴趣的话你可以试一下。如果有更好的方法也可以分享一下。
3 C1 P+ c) L% h. z1 C. i, w
9 o1 Y- T3 ?! y3 U) L[ 本帖最后由 deargds 于 2008-6-20 14:19 编辑 ]
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发表于 2008-6-27 09:51 | 只看该作者
现在有人要去抢机器去干的事情了...- b2 x+ t! q6 L1 {6 a% t
我就是不明白为啥机器能够记忆的事情为啥人们总是希望插一脚呢,难道的你几记性比只认识01的电脑还要好?

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发表于 2008-6-27 19:20 | 只看该作者
谢谢分享~~

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发表于 2008-6-27 20:52 | 只看该作者
首先得感谢LZ,但是我一直很纳闷,为什么需要比较不同的网表呢,什么情况下会需要你比较呢,我 怎么从来没遇到过这种场合啊,哈




Allegro视频下载:http://www.allegro-study.com/bbs/?fromuid=193

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 楼主| 发表于 2008-6-28 11:31 | 只看该作者
Original posted by towner at 2008-6-27 09:51 ; F3 w" b1 l; L, n7 |% O
现在有人要去抢机器去干的事情了...0 {& E7 r! L, G" x
我就是不明白为啥机器能够记忆的事情为啥人们总是希望插一脚呢,难道的你几记性比只认识01的电脑还要好?
0 K$ ?- e8 P  k! C) Z
网表比较一般是HW或者其它部门需要的,需要确认线路更新,所以需要提供这种差异报告,这里也是使用Allegro本身的方法。
$ r/ n( m( H2 P1 V- m: L# Z4 `8 w# \
[ Last edited by deargds at 2008-6-28 11:40 ]
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发表于 2008-8-19 17:15 | 只看该作者
虽然回答有些晚但是正好看见了,也正好用到了,我说想问题下,如果用protel生成得tensit的文档是不是之间改一下后缀就可以了,可是我的怎么导入了,这么长时间也没导入不知道是什么原因
E文,太他妈的难看

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发表于 2008-8-19 17:16 | 只看该作者
晕,差了10万多里了,是telesis文件
E文,太他妈的难看

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发表于 2008-8-20 11:41 | 只看该作者
自问自答,这几天实在是心烦就弄allegro也不大熟练,所以没少问别人,今天就对我说的desgin compare的问题自己回答一下,由于是protel转过来的telesis文件,转换了很多格式都不支持,所以我有用orcad试了一下,发现最后得$End,不一致,就改了过来,呵呵 ,如后再把一些没有命名封装的元件随便写个封装,就差不多了可以导入了,因为是NG,元件所以不用封装
E文,太他妈的难看

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发表于 2008-11-28 14:00 | 只看该作者
为什么我点下比较去,什么都没发生呢?

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发表于 2008-11-28 20:35 | 只看该作者
通常在完成pcb设计之后,需要和RD确认网表的正确性。我是使用一个小软件对比后生成的.err文件看是否有问题的

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发表于 2008-12-1 13:53 | 只看该作者
楼上的小软件叫什么名字,能共享一下吗,谢谢,我的邮箱:lx_1003@163.com
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