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FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。 1.模块的模板 在GVIM输入“Module”并回车，如下图所示 ![]()
+ S* h. p5 e {
就能得到下面的模块的模板。) z: q ~$ K: s1 g9 z* P7 |4 h
![]() * n& n. R, m' r' ^% u( A: }: X
模块的模板包括了输入输出信号列表、信号定义，组合逻辑和时序逻辑等，这是一个模块常用的组件。学员只需要理解各个部分的意义，按要求来填空就可以，完全没有必要去记住。我看很多学员刚开始学习时，花费大量的时间去记住、背熟模块，这是没有意义的。7 x6 @7 X/ a @1 ~" c
2.输入“Reg1”并回车! b! I; q. B% Y& L+ M) H6 [
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: ]2 b. c. y+ ]; q. K0 [
就能得到单比特的reg信号定义- {. I# T' C% E
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/ ]% P0 E& I5 t0 L% h, W 3.输入“Reg2”并回车
, E* L& i6 }& y6 C6 {![]()
8 v6 o8 X% [! S5 O' Z0 k% q就能得到2比特的reg信号定义: L2 j8 Y8 g' ?7 g0 y. A5 w; Y
![]() # }9 H' r n8 M6 H
4.输入“Reg8”并回车+ }( m0 l; }7 C; O4 G3 ^
l' }! E9 @' K& q. o# r
![]() t `5 P* Y- F
就能得到8比特的reg信号定义
- G0 o5 o, Q' L: f r5 q) ?# G( o' c ![]() ( p; [$ i! c2 l( Z% ?: {* [
类似的快捷命令有：5 \" |4 K8 d( M1 {
reg信号 | Reg1 | Reg2 | Reg3 | Reg4 | Reg8 | Reg16 | Reg32 | wire信号 | Wire1 | Wire2 | Wire3 | Wire4 | Wire8 | Wire16 | Wire32 | input信号 | Input1 | Input2 | Input3 | Input4 | Input8 | Input16 | Input32 | output信号 | Output1 | Output2 | Output3 | Output4 | Output8 | Output16 | Output32 |
要使用上面快捷命令，需要明德扬的配置文件，欢迎关注明德扬公众号“fpga520”，或群544453837索取。口号：多用模板，减少记忆，专注设计！ |
' J" _; x' n+ |+ H' _' ]
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发表于 2017-11-29 16:25
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