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请教DxDesigner如何输出allegro的net list?

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发表于 2012-12-25 09:43 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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请教DxDesigner如何输出allegro的net list?  Q: E- ~1 o5 Y8 s
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发表于 2015-3-14 02:04 | 只看该作者
现在设计电路少了,不太常过来了。' z  k1 V4 Z# m! S* k1 H; M
不知道大家的问题出在什么地方,因为我对allegro不熟,以前用mentor cdb流程比较多,后来因为需要,将 dx 添加属性,走了网表流程到allegro下。当时用的版本是ee2005.
  H# W7 f4 j( S* [需要在原理图符号中具有device,part,ref des,pkg_type 4个属性(level有书写也需要,实际测试貌似可以不用),就可以生成网表导入到allegro,导出时尽量用pcb interface(tools菜单),不容易出问题。
& U3 A" d% [2 T另:刚刚在ee vx.1与spb 16.6测试,成功,只不过2007后mentor恢复了使用part number而非device作为器件的主要标识符,但若走该流程,device看来还得添上。至少vx.1是这个样子的

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发表于 2015-3-12 13:54 | 只看该作者
braveboys 发表于 2013-1-10 10:30, M- v0 I9 Z( X& O) U( v( P% |5 `5 \
这个问题我曾经花了几天时间研究,可以用了。最好用create netlist ,这个还可以检查原路图的一些问题,比 ...

& |2 Z& N- l3 {9 w这位大哥。能详细介绍下吗。怎样使用DXDESIGNER 的原理图和allegro配。* \  P# z; \; g5 D

点评

看下下面我的回复是否可解决您的问题  详情 回复 发表于 2015-3-14 02:05
我们一路都忘了哭 ......
   告诉自己很幸福 ......

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发表于 2015-10-16 14:52 | 只看该作者
我没有所谓的"Dx to Allegro Op SW"来霉素设计转化为Allegro网络表的特别许可证。请帮助,让我知道有没有什么技巧或任何其他方式来从DxDesigner中快板的网表
& D6 c( k% k" e- c2 q

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发表于 2012-12-25 13:23 | 只看该作者
直接导出就可以了呀,里面有ALLEGRO的网表输出的,是TEL后缀的, ~' p( X: \% e- v+ b* y2 s

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 楼主| 发表于 2012-12-25 16:16 | 只看该作者
我输出的netlsit内容很少,有很多信息没有,请帮忙看看是什么原因呢?
7 i8 D; k7 {" Z* N- C$PACKAGES
, k6 J5 K1 u2 L+ k! u$ _* R4 o! f
7 Q3 T* `/ m% b1 u ! '' ;  ?) u' B* A0 c4 K& {& k- q2 V

7 e5 }: K! f  E* {$ C2 H$A_PROPERTIES
& a" B; X, @4 }( k" y
/ w4 M4 D" @; F; M'PKG_TYPE' '0402'; ?; L( ~* Y" f% q3 Z1 U
'VALUE' '50'; ?
& U' y/ Q  V3 o- t' G! O0 y4 t9 D3 c8 z5 a6 U0 u
$NETS2 J$ x2 T, k5 f1 y0 E8 \' Z
/ z  ^, |% D1 E: B+ m
$PINS7 d8 R0 u* U3 d+ \+ i9 i: ^( c5 C

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发表于 2012-12-25 17:21 | 只看该作者
网上邻居 发表于 2012-12-25 16:16
( S; F* m! v- c8 ^/ r# x我输出的netlsit内容很少,有很多信息没有,请帮忙看看是什么原因呢?" D' c$ H* J8 r: e
$PACKAGES

; o( ~, D& d+ {6 }. G- Q哈,这是PCBBBS PROTEL版的版主摸,,,

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 楼主| 发表于 2012-12-26 09:15 | 只看该作者
是啊,小的不才,刚刚开始学dxdesinger,还望赐教

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发表于 2012-12-26 10:00 | 只看该作者
本帖最后由 xiesonny 于 2012-12-26 10:03 编辑
( @& S  a6 C1 v# m5 U: d6 \+ p
网上邻居 发表于 2012-12-25 16:16
/ w4 E# X/ O$ u我输出的netlsit内容很少,有很多信息没有,请帮忙看看是什么原因呢?6 \& Z$ y- x6 G4 ~2 o, p* D% w$ ~# N! q
$PACKAGES

& h& Y, {" A1 W6 s; Z
! q1 Q- N& k  M输出少什么信息,不会吧。我测试过用DX输出allegro的网表。用allegro导入没有任何问题。
) q) Q) s& X4 ~/ f7 g测试如下。& ~! T- {6 `- l  Y6 f9 u

: B4 G1 T+ N, ~: g* h
. ~# G0 P! m$ ?! [( j

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发表于 2012-12-26 10:31 | 只看该作者
那样DxDesigner怎样和allegro交互布局呢?

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发表于 2012-12-26 10:33 | 只看该作者
xiesonny 发表于 2012-12-26 10:00
8 d- H$ i  p- S  ]4 ^输出少什么信息,不会吧。我测试过用DX输出allegro的网表。用allegro导入没有任何问题。
2 Q* H; U  b0 g2 a8 o" A" ~7 D测试如下。& }' N: g7 G2 ^5 z4 e& f4 s
...

) A. \, P: V; {交互方面可以么?" u% |/ C& f' d

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发表于 2012-12-27 10:52 | 只看该作者
应该要写个什么脚本程序吧,华为就是用DxD做SCH Allegro做PCB的

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 楼主| 发表于 2013-1-1 17:02 | 只看该作者
需要配置什么脚本文件吗?

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发表于 2013-1-10 10:30 来自手机 | 只看该作者
这个问题我曾经花了几天时间研究,可以用了。最好用create netlist ,这个还可以检查原路图的一些问题,比如没有添加pkg_type。用export没这么多意提示,要是缺失属性导入到allegro会有问题9 D3 w7 i2 y6 Y1 z9 @. C% [3 F

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这位大哥。能详细介绍下吗。怎样使用DXDESIGNER 的原理图和allegro配。  详情 回复 发表于 2015-3-12 13:54

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 楼主| 发表于 2013-1-10 15:02 | 只看该作者
楼上哥们能详细介绍下方法吗?

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发表于 2014-1-22 11:12 | 只看该作者
没有哥们分享啊,哎.........
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