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请教一个关于emc叠层阻抗的设置问题。

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发表于 2017-7-5 18:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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下面两张图是从华为的一份“PCB的EMC设计指南”里面看到的。
" w+ `. {+ o/ \4 X' _$ Q第一:下面两张图片红色框中显示的阻抗是怎么得到的?
) g' q* i1 s, Z8 E& O& L( g2 L第二:第一张图的几个走线叠层阻抗都是50欧,是怎么得到的?通常情况下不都是定好板厚,然后设置好相关叠层厚度,然后再通过调整走线的线宽线距来调整阻抗吗?为什么第一张图是先定好叠层的阻抗是50欧,然后再去算线宽呢?这样的50欧线宽都到8mil了。就拿ddr走线来说一般都不会走8mil的线宽啊。. I7 i  e$ l) u  G4 c, k/ h
, c$ F+ d* J# S& {
' K4 K6 X+ E+ P5 T+ P* R4 C

( U: V6 Z* ^( o  L. h) D0 e7 v, u3 l4 c9 k5 A5 X
能不能帮忙解答一下疑惑?
' [, e% R  `1 Y. w0 f4 _  W% j5 c
6 T; R" L% O5 \谢谢!
# d# C  i' n5 w* b$ D* Z
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发表于 2017-7-6 11:44 | 只看该作者
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发表于 2017-7-15 23:10 | 只看该作者
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发表于 2017-8-7 15:17 | 只看该作者
图片看不到,是被屏蔽了么?

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发表于 2017-9-1 18:04 | 只看该作者
图片何在?

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发表于 2017-9-6 14:01 | 只看该作者
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发表于 2017-9-6 14:02 | 只看该作者
楼主再发一次贴,

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发表于 2017-9-16 09:19 | 只看该作者
有图有真相

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发表于 2017-9-16 09:48 | 只看该作者
看不到图片,楼主你要重新上传啊。

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 楼主| 发表于 2017-10-17 16:05 | 只看该作者
怎么图片没有了?什么情况。。。屏蔽了?

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发表于 2017-11-4 16:24 | 只看该作者
没有图片,图片出一下
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