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2017年8月24日公益PCB评审报告节选

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发表于 2017-8-25 08:31 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1.  参考层不一致.! r: k  R0 f' ]: B. }
$ Y4 r8 p8 D' w/ ~0 d
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 楼主| 发表于 2017-8-25 08:32 | 只看该作者
4.  网口中心抽头加粗,还有一根黄色的没接通开路.
( m1 g6 t7 g' Z' |( d
6 p. q7 {$ x7 I% p3 `3 X- l7 p: Y8 X

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 楼主| 发表于 2017-8-25 08:36 | 只看该作者
10.  天线隔层参考下有走线,参考面不完整.- O3 E2 ~% n% L& q
: @/ D7 j8 A3 b$ O/ V

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发表于 2017-8-28 08:37 | 只看该作者
6688hyc 发表于 2017-8-26 09:03
7 O/ R; h5 a7 A5 W: y顺便问一下 clock匹配为什么要在末端?

* e$ ~) [; }) Y) ]. ?5 I为了不产生反射.: S* v! A+ ^! n+ d/ ~

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 楼主| 发表于 2017-8-25 08:31 | 只看该作者
2.  电容处尽量加VIA.  S& P* c7 K8 \7 |

/ T( f' H% v9 w& p

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 楼主| 发表于 2017-8-25 08:32 | 只看该作者
3.  电源VIA没用上." @% [$ Z. Z/ S9 m6 O( Z9 K9 x( L
4 Q5 B: \/ z, Z1 o

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 楼主| 发表于 2017-8-25 08:33 | 只看该作者
5.  有线跨分割.1 C% B- D$ V+ a+ W+ {6 v
$ E5 G) {4 \8 A$ }$ c

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 楼主| 发表于 2017-8-25 08:33 | 只看该作者
6.  器件没钢网.
; Z7 |, m6 F7 P$ F$ s& }9 m4 e
+ l- g/ d! ^; i$ v4 e

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 楼主| 发表于 2017-8-25 08:34 | 只看该作者
7.  电源要加粗.
( |* U+ n) ?0 n; }6 R2 A- |9 m
2 f; Z) P* D8 k0 M& Z

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 楼主| 发表于 2017-8-25 08:34 | 只看该作者
8.  模拟线加粗.1 v/ K3 }% l5 E$ v! I

! M! y. I! x4 Q

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 楼主| 发表于 2017-8-25 08:35 | 只看该作者
9.  CLK匹配应在末端,差分要多耦合.% i- m. F& _: Q) _0 A

. z/ a% k: a! P- ^, E) m

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发表于 2017-8-25 08:56 | 只看该作者
支持,感谢分享

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发表于 2017-8-25 09:16 | 只看该作者

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发表于 2017-8-25 16:28 | 只看该作者
很棒( _, m, o# w$ h0 c3 ?& k7 ~0 p0 v5 q

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发表于 2017-8-26 09:02 | 只看该作者
给力 我的哥

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发表于 2017-8-26 09:03 | 只看该作者
顺便问一下 clock匹配为什么要在末端?

点评

pcb
为了不产生反射.  详情 回复 发表于 2017-8-28 08:37
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