DDR3的PCB自我练习

cewtf · 发表于 2015-12-28 10:00

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

Hi~各位大师，早上好，小弟前一段时间不是一直在请教关于DDR3布线的事情么，小弟最近画了一个小的练习，还希望各位大师帮忙看看，里面的一些问题还有我这样做是不是可行的，希望多多提点意见，如果各位大师有一些好的范例能给小弟参考参考，那就更是感激不尽了！哇咔咔！小弟为了布线方便，更改了很多组的线序，也有整组调换，希望大师们帮忙看一下哈~~谢谢了！

kevin890505 · 发表于 2015-12-28 14:17

1，数据组内互换和组与组是可以的，和支不支持没关系，拓扑也是可以的，和支不支持没关系，fly-by反而要读写平衡支持，只是颗粒大于等于4个优先用fly by，效果好，但是T型也是可以的，你这优先T型是对的；
2，数字信号，对于信号完整性，最最最最关键的一点，一辈子都在和阻抗这个玩意打交道，自己考虑下，层叠阻抗是在前期就要考虑下的；
3，阻抗符合了再谈串扰什么的了，你这个不用看严重不达标，层内，层间串扰太大将来，也许跑几百能行，但高速率怎么办，裕量太小，稳定性会很差
4，等长蛇形不要用1W，起码2W，同组间距近一点可以接受，但是蛇形线尽量不要1W
细节自己看了，大的方面同组同层你的应该是做到了，只要阻抗保证，串扰OK（间距大点），等长足够，蛇形大弯弯，1600随便跑

kevin890505 · 发表于 2015-12-28 15:21

cewtf 发表于 2015-12-28 14:38( Q/ i7 K7 m' c$ S8 \1 z' h Q
感谢大师的回复，有了一些明确的概念了，我们这个设备最高是1G，一般在800M跑。下一版练习的时候我会注意 ...

目前这个PCB情况，能稳定跑四五百M你就偷着乐了，1G应该不行，建议你花点时间修改下。数据线可以对调，就尽量优化到最好，保证走线最顺最短，也让你不用绕那么多线，绕线不是技术活，是工作量，而且对信号质量没好处。。
虽然，同组间距可以适当减小，但你这个有点太密集了，长距离的，还有蛇形绕线间距。
相邻层比同层更要注意，耦合程度更高，所以如果不能做到横平竖直整体规划，可以在绕线的时候，把相邻的每根线交叉的地方互相垂直，就是在绕线的时候，让相邻层错开，尽量不要平行，即使只有一部分重叠。
800M 1G都不算啥，但前提是你的时序，信号质量，保证前者主要是等长，保证后者的主要是阻抗和干扰，宁愿多画点功夫把间距拉大，临层优化好，也不要冒险，那是money

bingshuihuo · 发表于 2015-12-28 10:43

你最好文件打包上传，让大师帮你看看有没有问题
如果是图片
他们估计也看不到什么问题

cewtf · 发表于 2015-12-28 10:43

bingshuihuo 发表于 2015-12-28 10:438 \" s$ Y2 p* q8 ?
你最好文件打包上传，让大师帮你看看有没有问题
( J- z) d# A6 M1 |! g# F; G如果是图片 9 l" h/ h0 }' [
他们估计也看不到什么问题

那我整理一下，发个BRD文件上来吧。

bingshuihuo · 发表于 2015-12-28 10:45

建议你直接发PCB 和原理图上去
里面大师都的很有经验的
高手如云肯定是一大堆问题给你提出来的

建议你修改板子的意见也很多

shihongjing · 发表于 2015-12-28 10:55

如图所示，DDR3 4片对贴，用T形结构，不会有问题？

cewtf · 发表于 2015-12-28 11:18

shihongjing 发表于 2015-12-28 10:55
5 g" n4 {* d( s5 P1 o$ U3 M$ ~* m如图所示，DDR3 4片对贴，用T形结构，不会有问题？

我这个是参考官方的推荐DDR3布线布的，再加上我们板子空间有限，首要要求是小型化，所以我有限考虑这种布线方式。

cewtf · 发表于 2015-12-28 11:22

小弟上传文件给各位大师看看，还请多多指点，谢谢，谢谢！

cewtf · 发表于 2015-12-28 11:42

小弟再上传一个原理图哈，刚才只上传了PCB，这次上传原理图。

brady.lu · 发表于 2015-12-28 11:54

线序不能随便更换 DATA

lovelymnk · 发表于 2015-12-28 12:13

对于有的存储控制器，DDR3的地址线不能用T型拓扑，只有不带读写平衡功能的控制器（如某些FPGA）才能用T型拓扑。

cewtf · 发表于 2015-12-28 12:23

brady.lu 发表于 2015-12-28 11:54
( `1 l4 h* i; h& r线序不能随便更换 DATA

前一段时间我查了一下相关的资料，很多人都说可以适当的调整DATA的线序，所以我这次也是练习一下调整线序，如果不调整线序，6层板布起来太麻烦。

brady.lu · 发表于 2015-12-28 13:08

cewtf 发表于 2015-12-28 12:23
8 G4 u: V0 c. E7 v' a9 N) o8 l ^" F前一段时间我查了一下相关的资料，很多人都说可以适当的调整DATA的线序，所以我这次也是练习一下调整线序 ...

DATA可以调整其它不行

cewtf · 发表于 2015-12-28 13:29

brady.lu 发表于 2015-12-28 13:08$ S9 d- z' L6 o, |& f
DATA可以调整其它不行

这个我知道，我也没有别的线可以交换了，还有一个就是整组的交换，比如Data0-Data7，DQM0，DQS0+，DQS0-整个组合DAata8-Data15，DQM1，DQS1+，DQS1-。整个组交换，这个貌似也是可以的。只是不知道实际会不会出问题，还有待验证。

cewtf · 发表于 2015-12-28 13:33

lovelymnk 发表于 2015-12-28 12:13
$ a4 q% `! \+ g( K对于有的存储控制器，DDR3的地址线不能用T型拓扑，只有不带读写平衡功能的控制器（如某些FPGA）才能用T型拓 ...

官方推荐电路上有T连接，也有fly-by，考虑尺寸也用的T连接。

brady.lu · 发表于 2015-12-28 13:35

cewtf 发表于 2015-12-28 13:295 z4 o% F: X4 n+ m" `* P$ `1 t8 d
这个我知道，我也没有别的线可以交换了，还有一个就是整组的交换，比如Data0-Data7，DQM0，DQS0+，DQS0- ...

这个不一定的你要看芯片的DATAsheet有的支持有的不支持

		自动登录	找回密码
密码			注册

DDR3的PCB自我练习

EDA365欢迎您！

点评

点评

点评

点评

点评

点评

点评

点评

点评

点评

推荐内容 /1