使用Cadence layout布局布线常见问题详解

lxcxab · 发表于 2014-5-21 17:27

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1．怎样建立自己的元件库？3 U0 p' z- ]5 s  s5 s: i' w
建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是part developer. 首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义： Define mylib d:\board\mylib(目录所在路径). 这样就建立了自己的库。在Concept_HDL的component－>add，点击search stack，可以加入该库。0 I9 d* P7 ?! j, @. t/ e. v. T
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2．保存时Save view和Save all view 以及选择Change directory 和不选择的区别？
0 e) {. x- {0 w, F1 X2 j 建立好一个元件库时，首先要先保存，保存尽量选择 save view。在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view
# j/ L' b. Y2 t' [, A0 {6 ^会保留改动后的外形。
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6 \& Q1 z+ X1 s: @3．如何建part库，怎么改变symbol中pin脚的位置？) }; x  r+ U& {' T( _% i8 p
在project manager中tools/part developer可建立，选择库并定义part name，在symbol中add symbol，package中add package/addpin，依次输入pin：4 L- b! ^3 y3 \, B3 N5 g3 x) A8 j
package中：
0 c' l3 a& |6 _4 H+ H8 }4 Q    a， Name : pin’s logical name不能重复
4 [! T) R9 [* I    b， pin : pin的标号，原理图中backannotate后相应的标号. E$ A6 Y1 @! C! i8 J6 A
   c， pin type: pin脚的类型（input，output等，暂可忽略）  f8 l6 k2 B. W) E& W
   d， active：pin的触发类型 high(高电平)，low（低电平）
; ^5 G, ]. W! R' Y6 R    e， nc：填入空脚的标号
% {! a# q8 K4 o" T6 `7 P! \    f， total：此类型的所有pin脚数
7 D+ e6 ?+ }+ p4 Z7 q8 d    g，以下暂略7 u' [5 i2 t1 \4 h5 w6 B8 K& G! c
  symbol中：& [! l9 _6 }- U' B# t  Y5 O. x9 {) x
   a， logical name：对应package中的name
& h* ~( B4 w$ D    b， type：对应package中的type
# ^9 J. q: T0 U) j% e. H6 B- M    c， position：pin脚在器件中位置（left , right , top , bottom）9 i2 f6 h; _5 B& b
   d， pintext：pin在器件中显示的name（对应package中的pin，但可重复，比如package中# f* [% `  L; O( {
         的gnd1和gnd2都可设为gnd）
5 z. l3 h+ O% [    e， active：对应package中的active% q8 U0 [2 U. j: o7 {
         修改：用part developer打开要修改的器件，*选择edit/restrict changes（若不选择，则器件被保护，修改后存盘无效），          一般修改：
3 Q* C" o  i% J a， package中相应pin的标号和name8 u4 i- }! A1 o, p1 A3 V7 C+ ~
b， pin的active类型
0 t3 y3 [) N# {/ k c， symbol中各pin脚的顺序（pin脚的顺序在第一次存盘后再次打开会被改变，对于较多$ o) h" a- R" y* K
      pin脚的器件，如232pins，修改较繁琐，故尽力保证的一次的成功率。pin脚在器件中的排列顺序是根据symbol中的定，故    s ymbol中pin脚的顺序一定要正确，若有错需修改，选中pin按ctrl键配合上下键标可移动pin脚位置。+ Y' `8 p5 |1 o: G# G
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4．画电原理图时为什么Save及打包会出错？
# t5 W# x( Z3 \$ j& }+ n. w0 u 当保存时出错，主要原因可能是：所画的信号线可能与元件的pin脚重合，或信号线自身重合；信号线重复命名；信号线可能没有命名；在高版本中（版本14.0以上）中，自己所创建的库不能与系统本身带有的库名字相同；建库时，封装原件的管脚个数与原件库的管脚个数不同。打包时会出错的原因则有可能是所做的封装类型与元件不匹配（如pin脚的个数，封装的类型名等。: j: l; A% E% P; u8 V7 I2 @

. j' a" L2 J7 [7 M4 x) z5．在电原理图中怎样修改器件属性及封装类型？
1 z- A* ?) ~1 r4 I 在菜单Text下拉菜单中选择Attribute特性，然后点击器件，则弹出一Attribute 窗口，点击Add按钮，则可以加入name ,value,JEDEC_TYPE (封装类型) 等属性。
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6．如何在Pad Design中定义Pad/via？及如何调用*.pad？
* R4 m/ G1 `5 q) c/ q在pad design中，建立pad 时，type选single类型，应该定义下面几层的尺寸：begin layer（有时是end layer）, soldermask和 pastemask 。建立Via时，type一般选through，定义drill hole 的尺寸和所有的layer层（注意定义thermal relief和anti pad）以及soldermask。一般Pastemask和Regular一样大，soldmask比layer的尺寸大几个Mil，而thermal relief和anti pad比regular pad的尺寸大10Mil以上。
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4 p, l; `+ v: }3 p5 g7．做封装库要注意些什么？
6 m2 k1 }. R( U; u做封装既可以在Allegro中File－>New－>package symbol，也可以使用Wizard（自动向
8 r9 Z1 h& Z0 S2 z/ S7 c导）功能。在这个过程中，最关键的是确定pad与pad的距离（包括相邻和对应的pad之间），以确保后期封装过程中元器件的Pin脚能完全的无偏差的粘贴在Pad上。如果只知道Pin的尺寸，在设计pad的尺寸时应该比Pin稍大，一般width大1.2~1.5倍，length长0.45mm左右。除了pad的尺寸需特别重视外，还要添加一些层，比如SilkScreen_top和Bottom，因为在以后做光绘文件时需要（金手指可以不要），Ref Des也最好标注在Silkscreen层上，同时注意丝印层不要画在Pad上。还应标志1号pin脚的位置，有一些特殊的封装，比如金手指，还可以加上一层Via keep out，或者route keep out等等，这些都可以根据自己的要求来添加。操作上要注意的是建好封装后，一定不要忘了点击Create symbol，不然没有生成*.psm文件，在Allegro就无法调用。1 l6 @; a  v7 `" ?2 H

* z* |2 k. O) F- a4 l2 w) W9 o8．为什么无法Import网表？
$ Z2 b! ~+ U- {5 [2 w& T2 S在Allegro中File选项中选Import―――>logic，在import logic type选HDL－concept，注意在Import from栏确认是工作路径下的packaged目录，系统有可能自动默认为是physical目录。1 `5 J  G- I! x1 ?  `& z

& o5 q6 p9 b  e9．怎么在Allegro中定义自己的快捷键？
8 h# ?; n$ Q$ x' k. n在allegro下面的空白框内，紧接着command>提示符，打入alias F4(快捷键) room out（命令）。或者在Cadence 安装目录/share/pcb/text里有个env文件，用写字板打开，找到Alias定义的部分，进行手动修改既可。
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" {0 n% X9 S4 e$ g$ a10．怎么进行叠层定义？在布线完成之后如何改变叠层设置？4 q" f! X8 q% m5 `
在Allegro中，选Setup-Cross-section。如果想添加层，在Edit栏选Insert，删除为del，材料型号，绝缘层一般为FR-4，Etch层为Copper，层的类型，布线层选Conductor，铺铜层为Plane，绝缘层为Dielectric，Etch Subclass Name分别为Top，Gnd，S1，S2，Vcc，Bottom。# O4 y' b7 x: Q, `
Film Type一般选择Positive，plane层选择Negative。如果布线完成之后，发现叠层设置需要改动。比如原来设置的为3，4层是plane层，现在需要改为2，5层，不能简单的通过重命名来改变，可先在2，5层处添加两层plane层，然后将原来的plane层删除。" ?4 o  H  i& V+ V2 S1 e

1 w* S2 b& ]* h6 [  f11．为什么在Allegro布局中元器件在列表中不显示或者显示而调不出来？* f3 b% ^9 ~- r' t* x9 d5 J
首先确定Psmpath，padpath的路径有没有设置，如果没有设置可以在Partdevelop里设置，或者在env文件中手动添加。也有可能器件在列表中存在，但是无法调出，可检查该器件所用到的*.pad文件及封装库文件*.dra,*.psm是否存在于你的工作目录×××/physical里。另外还有一种可能就是页面太小，不够摆放器件，可以在setup-draw size中调整。# E; L6 V. c! h

) O3 d* g9 t1 ]3 m% q! K12．为什么器件位置摆放不准确，偏移太大？0 K0 B/ y3 K  x. R  D
主要是因为Grids设置的问题，可在setup－grids中将每一层的Etch及Non－etch的grids的X、Y的spacing间隔调小。对于一些对位置要求比较严格的器件，比如插槽，金手指等用于接口的元器件，则应该严格按照设计者给定的位置尺寸，在命令行里用坐标指令进行定位。如：x 1200 3000 。
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13．怎样做一个Mechanical symbol，以及如何调用？
1 w, ^: L; e, e" {Allegro中File-new，在drawing type中选择Mechanical symbol。主要是为了生成PCB板的外框模型，在这里面虽然也可以添加pad，但是没有管脚对应关系。Mechanical symbol 完成以后，生成*.dra文件。在Allgro中调用时，选择by symbol―>mechanical。注意右下角的library前面的勾打上。7 T4 k9 \& k/ \0 V
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14．在布局后如何得到一个整理后的所有元件的库？7 {4 z0 L- P$ G# t* ]6 F  @
如果嫌physical目录下各类文件过分繁冗，想删除一些无用的文件，或者只有一个*.brd文件，想获取所有的元件及pad封装库的信息，可以采用这种办法：将*.brd另存在一个新的目录下，在File－>选export－>libraries，点中所有选项，然后export，即可在你的新目录下生成所有的*.pad,*.psm,*.dra文件。$ B9 {4 e' e* c- Y
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15．如何定义线与线之间距离的Rule？
. Q) c. Q/ l' e$ Y% y0 t6 J 我们以定义CLK线与其它信号线之间的距离为例：; X  Z! D! i' V5 x. o
在Allegro中：setup－>constraints，在spacing rule set中点set values。首先add一个constraint set name，比如我们取名为CLOCK_NET，然后就在下面定义具体需要遵守的规则。# {6 }- T0 r! e
比如line to line 我们定义为10 mil。接着在allegro主窗口的edit菜单下选择properties，会跳出你的Control工具栏，在find by name 中选择net，在右下角点击more。在新弹出的窗口的列表中选择你所想规定的CLK线，如CK0、CK1、CK2等等，确定右边的selected objects中以选中所有的线，点Apply。又会出现一个新窗口，在左边的available properties中选择NET_SPACING_TYPE，在左边给它赋值（名字随意），比如CLK。回到setup－>constraints，
8 w# N& A! X; P  h在刚才set values的下面点击Assignment table，即可将所定义的规则赋给所选用的net。
& p% e1 D; l3 L+ ]在Specctra中，可先选中所要定义间距的信号线（select —>nets－>by list），然后在rules中选selected net－>clearance,在该窗口可定义一系列的布线规则，比如要定义线与线之间的间距，可在wire－wire栏定义，注意，当点Apply或者OK之后，该栏仍然显示－1（意思是无限制），只要看屏幕下方的空白栏，是否有定义过的信息提示。" `, J) k: V: U; o) [
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16．为什么在Allegro中画线不能走45度角？
% d: K0 q5 r. k- w+ z" p在control控制栏的line lock中，可将90改为45，如果想画弧线，可以将line改为Arc。
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+ D. g; Q9 Y' z& n) Y# i; C. R17．如何在CCT中定义走线最大最小距离？
  H8 O) \7 [' v5 C8 J7 `4 D同上面定义间距的方法类似，在选中所要定义的线之后，rules－>selected net－>timing，则可以在minimum length和maximum length中定义走线的最长最短长度限制，也可以用时间延迟为限制来定义。还有一种方法就是在Specctra Quest中提取某一根信号线的拓补结构作为模型，在里面定义各段导线的长度限制，然后生成rule文件，可以约束相同类型信号线的走线。0 @8 V% K8 C5 `5 s

. s0 J/ u% |3 d18．在CCT中如何进行一些保存读盘操作（颜色设置、规则保存）？7 x: D# y, G- }; k. ]
在Specctra里，可用file－>write－>session来保存当前布线，用file－>write－>rules did files来保存规则文件，调用时均使用file－>execute do file,然后打需要调用的存盘文件，如Initial.ses或rules.rul 。在color palette中使用write colormap和来load colormap来保存和读取颜色设置。% _9 f4 C& c- |0 v7 J0 @+ S

; y! F6 D9 O: w) v5 N( `. I+ H19．在CCT中怎么大致定义自动打孔的位置，怎么打一排过孔及定义其排列形状？! c" m4 ]8 t  V, {7 X
CCT中有自动打过孔的功能，在Autoroute－>Pre Route－>Fanout 。可以指定过孔的方向，比如想把过孔都打在Pad的内部，则可以在location中选inside。其中也可以定义一些其他限制。另外有时我们可以选择一组线进行平行走线，这时就可能同时打一排过孔，右击鼠标选择set via pattern，可选择其排列形状。在窗口的右下方也有快捷按钮可以选择。: x" Y% T, p6 }" O$ l
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20．为什么提示的最大最小距离不随走线的长度变化而改变？, _6 D) t; p/ v7 @* |
我们在定义了最长最短走线的规则之后，在布线时会有数字显示，随时告诉你如果按当前走向布线会离所定义的规则有多大的偏差。一般在规则长度以内的用绿色字体显示，超过了或长度不够会有红色字体显示，并用＋/—提示偏差量。但是这个提示的偏差量并不是简单的随你走线的长度变化而变化。它是根据你的布线方向，软件自动计算按此方向走线的长度与规定长度的比较，如果变换走线方向，它也会重新计算。% e) D! A, n# a5 {3 E; C7 V3 z
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21．怎么铺设Plane层？铺好后怎么修改？
8 Q3 o% x5 _: m- V; D铺铜这一步骤一定要在Allegro中进行，Add－>shapes－>Solid Fill，同时注意在Control工具栏中Active Class选Etch，Subclass选所要铺设的Plane层，如VCC或者GND。然后即可画外框，注意离outline有20 Mil左右的间距。Done之后会进入铺铜的操作界面，选Edit－>Change net（by name）给Plane层命名。在shape—>parameters确定是否使用了Anti Pad和Thermal relief，接着选Void－>Auto，软件会自动检测Thermal relief，完成之后会有log汇报，如果没有任何错误既可铺设shape，shape－>Fill 。如果铺好之后又有过孔的改动，需要重新铺铜，则应选Edit－>shape，点在shape上，然后右击鼠标选done，这样就会自动将连接在shape上的Thermal relief删除，不能硬删铺铜的shape层，否则那些Thermal relief将遗留在Plane层上。
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; H. s% f/ H8 N  T8 W: q22．怎么定义thermal-relief 中过孔与shape连线的线宽？
' S! }7 g, Z! D9 n7 x0 V在Allegro的Setup－>constraints里的set standard values中可定义每一层走线的宽度，比如，可以定义VCC和GND的线宽为10 Mil。在铺铜时注意shape－>parameters里一些线宽的定义是否设置成DRC Value。) t8 Q! T5 i% ^. E* J" {9 @

# [; o2 S  j* d4 q% S' M' d23．如何优化布线而且不改变布线的总体形状？
3 p2 V0 ~2 ^9 F+ K" Z% F& u布线完成之后，需要对其进行优化，一般采用系统自动优化，主要是将直角变为45度，以及线条的光滑性。Route－>gloss－>parameters，在出现的列表中，选Line smoothing，进行Gloss即可，但有时布线中为了保证走线距离相等，故意走成一些弯曲的线，优化时，点击Line Smoothing左边的方块，只选择convert 90’s to 45’s ，把其他的勾都去掉，这样进行优化时就不会将设计者故意弯曲的走线拉直或变形。
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24．如何添加泪滴形焊盘以及加了之后如何删除？. {& s" r+ L/ I: ]! K
在优化的parameters选项中只选择倒数第二个，Pad And T Connection Fillet ，并去掉其中的Pin选项，进行优化即可。想要删除的话，则只选Line smoothing中的dangling Lines进行优化。注意：如无特殊要求，现在我们不再进行此项优化。
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: a# `$ b! z' u3 s, j25．布线完成之后如果需要改动封装库该如何处理？
5 w# i+ A3 u# F1 t, n7 K5 _在器件摆放结束后，如果封装库有改动，可以Place－>update symbols，如果是pad有变化，注意要在update symbol padstacks前打勾。布线完成之后尽量避免封装库的改动，因为如果update，连接在Pin上的连线会随Symbol一起移动，从而导致许多连线的丢失，具体解决办法有待于研究。7 @$ e9 r- f+ b+ m; d9 [! o

- y* p( u  K- i2 J$ a4 R. n26．为什么*.brd 无法存盘？0 m1 B; y- P. B/ f- S* g
遇到这种情况注意看屏幕下方的空白栏的提示，有可能是硬盘空间不够，还有一种可能是因为数据库出错，软件会自动存盘为*.SAV文件，这时可以重新进入Cadence（可能需要重起动），打开*.SAV，再另存为*.brd 。或在Dos下运行DBFix .SAV，会自动将其转换为
6 f5 c9 H3 B/ M# Y" R*.brd文件，然后即可调用。0 G, @* c+ I- D* H- N
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27．Allegro有哪些在Dos下的数据库修正命令？
* {$ p& }& u: {1 y' V有时Allegro会出现一些非法超作，导致一些数据出错，我们可以在Dos方式下，在工作目录下（即physical目录下），运行一些修正命令，如Dbcheck *.brd , 或Dbfix *.brd 。不过实际中这些命令好像效果不大。! j# E6 w! j; i. {) P& p

5 u) g3 G9 B" `) ?28．如何生成*.DML模型库？) N# X. J9 B6 M2 U6 {. _- T8 @
在dos模式，工作目录下，敲入brd2dml *.brd 命令，这样在该目录下会生成对应brd文件的模型库dml文件。' T- S; M0 p$ L
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29．如何在Specctra Quest里使用IBIS模型进行仿真？# y! [8 R, r( D/ H1 f; L' V2 H
首先将IBIS模型转化为*.dml文件。在Specctra Quest SI expert中Analyze－>Si/EMI SI－>library，在出现的新窗口的右下角，点击translate－>ibis2signoise，然后在browse里选择*.ibs文件，将其转化为*.dml文件。然后在Analyze－>SI/EMI SI－>model Assign中将所有的器件加载对应的模型。然后就可以用probe提取信号线进行仿真了。
  q1 E: Y4 O9 i4 Y: o6 ]$ S# I7 p! o
30．生成Gerber file要哪些文件？如何产生？
4 k) }5 P# C5 W: ?1 H在PCB 布线完成以后，所做的最后一项工作就是产生生产厂家所需要的光绘文件，具体步骤在Allegro工具下完成。在Manufacture 菜单下点击Artwork 选项，则出现一个artwork control form窗口。所提供的光绘文件除了包括已产生的TOP, GND, S1, S2, VCC, BOTTOM6层,还应包括silkscreen_top, silkscreen_botom, soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill hole。我们以制作Silkscreen的top层为例。7 A5 S6 Z6 v" M. f: n
1）在Allegro窗口中，点击color 图标，在产生的窗口中，global visibility 选择* T. r* f% z& l- r  z$ B0 x
all invisibility，关掉所有的显示。
8 w8 K& C- F4 Z( n2 X* `2）在group 选择Geometry. 然后选中所有的subclass(Board_Geometry , package- ]) N9 a  d2 M
Geometry)下的silkscreen_top 。# z' s1 k$ E( c3 N1 o0 |" d4 j
3）同样在Group/ manufacture 中选择Autosilk_top 。在Group/components ，subclass REF DES 中选择 silkscreen。
4 g9 N$ }3 }3 T6 z4 p. R4）选择OK按钮，则在Allegro窗口中出现 silkscreen_top层。
& D7 p3 U& \' [! `* e5）在artwork control form 窗口，右键点击Bottom ，在下拉菜单中选择add , 则在出现的窗口中输入：silkscreen_top, 点击O.K ，则在avilibity films 中出现了新加的silkscreen_top。
3 }6 W8 |7 V7 E, z( s' b" t 注意：在FILM opition选中Use Aperure Rotation, 在Underined line width 中填写5（或10），来定义还没有线宽尺寸的线的宽度。
: N1 H; @6 t1 e. K# c" _8 J( H. N7 s按照上面的步骤，产生silkscreen_bottom层。soldermask_top和 soldermask_bottom 层分别在： Gemoetry 组和 Stackup 组（选择PIN 和VIA子集）；Pastemask_top 和Pastemask_bottom 分别在Stackup组（选择PIN 和VIA子集）；DrillDraw 包括Group组/Board Geometry中的outline、Dimension 和Manufacturing 中的 Ncdrill_Legend。这样，按照上面的步骤，分别添加上述各层。然后在 Artwork control form 窗口中，点击Select All 选中所有层，再点击 Apertures….按钮，出现一新的窗口EditAperture Wheels, 点击EDIT，在新出现的窗口中点击AUTO>按钮，选择with rotation，则自动产生一些Aperture文件。然后点击O.K。在 Artwork control form 中点击 Creatartwork , 则产生了13个art文件。回到 Allegro 窗口，在 Manufacture 菜单下点击NC 选项中的Drill tape 菜单，产生一个*.tap 文件。到此，就产生了所有的14个光绘文件。0 o- o; m1 M- S

& M1 D. I. a/ D6 H' |& p, P31．如何调看光绘文件？及如何制作Negtive的Plane层光绘文件？! P4 M- e/ q( r
新建一个空白layout文件，File－>import－>Artwork，然后就可以在browse中选择*.art文件，Manual中选gerber 6×00。注意不要点OK，点击Load File。在调用Soldermask 时要在display pad targets前打勾。调用silkscreen层时，可能会发现没有器件名标志。这是因为在上面制作光绘文件时，Underined line width没有定义宽度，而在以前制作封装库时，silk_screen层时标注的Ref也没有定义宽度，则在调用时会不显示。另外如果想制作Negtive的光绘文件。在制作光绘文件时，Gnd和Vcc层的Plot mode选为Negative就行。