请教如何使PADS Logic中器件、网络和连线对齐栅格

HNTA_401 · 发表于 2017-7-4 07:55

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最近一个项目由于原设计的原理图是PADS的，目前移交到我手上，但是从PADS转到AD后发现完全不对齐AD的栅格，
担心耽误设计进度，因此请教下在PADS Logic下如何使得元器件、网络、连线等对齐网络，并且不会出现错误。
PADS Logic版本：PADS9.5（Build 522968）
AD版本：AD15.1.14（Build 47215）