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以16bit DDR3为例# J! Y. {4 I5 r/ h
% x& A% C+ P8 H! X6 O7 f m- O时钟信号CLK: \/ D" U- P# \' e$ A- J, `: E
时钟信号CLK的长度要求如下:( v' p2 ^7 Q" m6 L
1、 CLK信号走线长度最长不能超过4inch;8 }, k4 G2 d1 Z/ R; [
2、 CLK差分对信号走线严格走差分,差分对内部走线的长度差推荐小于5mil,即:|LCLKxP-LCLKxN| < 5mil;
/ z4 R1 D$ A! D, u! O5 q6 X3、DDR走线线宽和线间距不能小于4mil。 # Z0 q3 U. N' u
( M6 I3 `7 ^, J9 y$ s6 Z1 @% @数据选通信号线DQS
9 R# Z. d6 E7 U/ U6 p+ t5 N数据选通信号线DQS的长度要求如下:
" c/ B3 a) z0 P1、DQS差分对内部两根信号线严格等长,差分走线长度偏差推荐小于5mil,即:|LDQSxP-LDQSxN| < 5mil;
4 ~% T. M! k9 m" P. M4 O. }2、DQS以CLK时钟走线长度为参照进行走线,其走线长度相对于CLK的走线长度允许的偏差为±250mil,即:LDQSx = LCLKx +/- 250mil。& W; j( m5 F+ j e0 d$ Z# U% @
4 p3 q9 n% x, J9 B! P# Y6 k; ~5 A
数据信号线DQ[0:31]
" b; m% o# r8 W数据信号线DQ[31:0]的走线长度以DQS作为参考,偏差50mil,具体如下:
# z9 ?. Z3 |1 ^% V2 T( h. j1、DQ[7:0]以DQS0的走线长度为参照进行走线,允许偏差范围为50mi,即:LDQ[7:0] = LDQS0 +/- 50mil;) l, C A4 l; S0 b
2、DQ[15:8]以DQS1的走线长度为参照进行走线,允许偏差范围为50mil,即:LDQ[15:8] = LDQS1 +/- 50mil;9 N2 z1 A. M6 s7 O% ^9 t2 o
3、 DQ[23:16]以DQS2的走线长度为参照进行走线,允许偏差范围为50mil,即:LDQ[23:16] = LDQS2 +/- 50mil;' l2 B5 g- K5 T& ^8 [3 v7 o; y
4、DQ[31:24]以DQS3的走线长度为参照进行走线,允许偏差范围为50mil,即:LDQ[31:24] = LDQS3 +/- 50mil;) b" u& ^1 A% u( [! \( @$ k1 L$ {
5、数据走线推荐以GND层为参考平面,在无法满足的情况下,要求同组同层走线。
* R& R; n0 V2 {7 f" k `& Z( d" i6 G9 V
数据掩码信号线DM . c( D1 g! U I6 Q
数据掩码信号线DM的走线长度以DQS为参考,要求如下:9 e: B+ r+ p8 M+ }/ q {: K
1、DM0以DQS0的走线长度为参照进行走线,允许偏差范围为50mil。& s% y: Y+ j5 W4 b. l4 E
2、DM1以DQS1的走线长度为参照进行走线,允许偏差范围为50mil。4 u5 n* U3 f* ~
3、DM2以DQS2的走线长度为参照进行走线,允许偏差范围为50mil。
. u+ V0 [% e" t4、DM3以DQS3的走线长度为参照进行走线,允许偏差范围为50mil。
G4 g& z3 c" r) k$ U; R: k2 V$ z; x" G( h# q
地址信号线ADDR[0:147 {) r4 o' A8 j! D3 J \
地址信号线ADDR[0:14]的长度要求如下:$ b2 h! i8 w" `& a' D# E& k. D
1、ADDR[0:14]以CLK时钟走线长度为参照进行走线,允许的差范围为100mil,即:LADDR = LCLK +/- 100mil; ( `4 @! L& ^* L
2、地址线采用T型走线,T点到主芯片端管脚的走线,最长不超过2inch;T点到DDR颗粒端管脚的走线,最长不超过1inch。' h0 G% e3 [7 ?% s+ ]$ C. d
. q" T" Y% ^6 i H
控制信号线2 a1 |3 d6 ^ T$ V G V0 D
控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT的长度要求如下:
- Z* a( r, G; X; o" Y1、控制信号线以CLK时钟走线长度为参照进行走线,允许偏差范围为100mil;. k7 w" m; x# k M5 P: G8 O
2、为减小信号反射,建议所有DDR3 SDRAM接口信号走线避免穿越电源地分割区域,保持完整的电源地参考平面,单板PCB设计时传输线阻抗控制在50Ω±10%,DDR3时钟差分线阻抗控制在100Ω±10%。
8 g7 X0 u' u/ C$ q9 }4 t- P! Z9 a* P3 A' g
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