Cadence 16.5 Concept HDL原理图打包反标后电源、地网络显示为红色

文心雕龙7 · 发表于 2017-4-1 01:11

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Cadence 16.5 Concept HDL原理图打包反标后电源、地网络显示为红色，如图所示，是什么原因产生的呢？怎样消除？

求大神赐教，谢谢！！！

文心雕龙7 · 发表于 2017-4-1 01:20

自己顶一个，希望有大神可以帮帮忙！

GHOST · 发表于 2017-4-1 18:25

关注下，不会HDL

是否是把PCB的一些属性也反标生成到HDL里面去了呢？？

文心雕龙7 · 发表于 2017-4-2 10:44

楼上的坛友，我打包原理图时都没有输出PCB板文件.brd，不太可能将PCB属性反标生成到HDL里面去。

金志峰 · 发表于 2017-4-5 09:49

上传这个工程看看

文心雕龙7 · 发表于 2017-4-8 22:04

金志峰发表于 2017-4-5 09:49
! A3 X) U3 p) V! Z$ C3 U6 {上传这个工程看看

朋友，附件是我的工程文件，麻烦你给看一下，为什么原理图打包后，电源、地网络标签显示为红色？
还有，怎样去掉原理图每个元件的CDS_PART_NAME信息？
谢谢了！！！

文心雕龙7 · 发表于 2017-4-13 22:19

这几天研究了下，应该是在层次原理图下的元件打包反标后会出现CDS_PART_NAME属性信息，非层次原理图下的元件没有出现此属性信息，我推测应该是与Packager_XL的设置有关。

Packager_XL会生成反标文件pstback.dat，pstback.dat里有#CDS_PART_NAME="part name"信息，但我不知道怎样设置才能让Packager_XL生成的pstback.dat不包含#CDS_PART_NAME="part name"信息。

请论坛的大神帮帮忙，谢谢了！！！

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