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温补晶振 削峰正弦波输出怎么转换?

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发表于 2017-2-28 09:58 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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请教熟悉晶振的大侠,在选 一种温补晶振FPGA 用,但是看到大部分输出格式都是削峰正弦波的,CMOS 的很少而且几乎都没货,想请都如果是削峰输出的要怎样才能转为FPGA可以直接用的?50M 左右的频率,谢谢~, Q+ o/ z$ G" W* e1 ^8 U6 I! h: ^

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支持!: 5.0
如果你需多路同步輸出,可以考慮方法四,那種哀西各個輸出間,是沒有相位差的。^_^  发表于 2017-2-28 11:41
支持!: 5
方法二應該對你最划算,直接用 FPGA 內部的邏輯閘就可以。  发表于 2017-2-28 11:38
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发表于 2017-3-4 17:05 | 只看该作者
hao2012 发表于 2017-3-4 15:50# q" l: s: S2 B& O4 a1 o1 I# r
狗大,看了那个TI的clk buffer CDC3RL02,里面没有明确说两路输出没有相位差啊?这种结构的buffer都是同 ...
, G) d% y" O7 c% e" p: @. f
是喔~你一開始也只問「温补晶振 削峰正弦波输出怎么转换」。1 U5 @) e6 u' y( q2 h0 J" |  z2 `8 n% p

+ e- t: U8 ?. }" O+ B1 F3 d. b2 R  [8 W, c
' z0 C, a$ Z# o3 N) x
無相位差只是供應商宣傳的手法啦!通常低於 ns 級以下(ps 級)的相位差,就會被宣稱為無相位差。
* {1 ^( h; V6 Q) F* N- |
: L8 e3 @9 ~& G0 i* x我不知道樓主想做什麼應用,乾脆給你幾本寶典自已選好了!
3 k7 G" c* X" h( @* ^" `; G2 c: y2 V# u- [+ e. K, D5 {

9 Q$ k8 B7 e3 G# V, Q- U% o6 f( [: o
' S' ~$ ^" O4 f0 U/ @
# J; ^' S7 o' d, C" y0 ~3 B
/ l+ z, F3 a* e  K  J/ n, p& E

20080610013510265.pdf

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TimingSolutions_OVR.pdf

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Cypress_Clocks_Buffers Selector Guide.pdf

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发表于 2017-3-1 11:40 | 只看该作者
hao2012 发表于 2017-3-1 09:134 ~, f1 Q* y9 J6 _/ O
谢谢版主回答这么仔细。狗大还有一个问题:这些用反相器的电路不知道能不能引入误差啊?晶振本来稳定度很 ...
& ?" E! p2 N. f' ^7 t6 H6 k
CMOS 邏輯閘引入 Phase NoiseJitter 應該是在所難免,用方案四吧!
; r1 G: v5 M4 ]& W) P
2 ?4 o$ A& ]; U5 Z5 _0 H至少他們有保障雞皮噎死GPS)的應用無虞,這是 2.5ppm 以下的精準度。8 S  P1 {0 p& S, T
+ q/ M; K7 `! o% X* N: X9 ]1 [: ]
6 i0 t1 h! B- }) N  K$ X2 y
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 楼主| 发表于 2017-3-4 15:50 | 只看该作者
超級狗 发表于 2017-2-28 11:34/ X1 t* j5 J- W4 \) C
方法四︰! W1 t) f' Q2 b: r/ O6 S2 F
有一種叫 Clock Buffer 的哀西,這種哀西很多,Cypress 和 SiliconLabs 好像也有。
3 [  u- S1 l8 b6 U0 J
狗大,看了那个TI的clk buffer CDC3RL02,里面没有明确说两路输出没有相位差啊?这种结构的buffer都是同相位的吗?
3 f. W/ k& t& g1 T9 F( x

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是喔~你一開始也只問「温补晶振 削峰正弦波输出怎么转换」。 無相位差只是供應商宣傳的手法啦!通常低於 ns 級以下(ps 級)的相位差,就會被宣稱為無相位差。 我不知道樓主想做什麼應用,乾脆給  详情 回复 发表于 2017-3-4 17:05

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发表于 2017-2-28 11:18 | 只看该作者
本帖最后由 超級狗 于 2017-2-28 11:24 编辑 ; D# O  W. }: l9 q4 W" P5 r

7 m+ b7 q2 `, I/ d0 d方法一:2 Z  m* a9 c: P! @! j9 A: I) J7 z7 ^
3 v3 h  h+ f( u+ ~* I& P/ _! X

8 }: S& v* L8 ]
5 [3 D  I0 C0 L% [) u) {, L) i' N( w/ K9 M- I& `# G

Clipped Sinewave to CMOS Output (1).jpg (30.08 KB, 下载次数: 1)

Clipped Sinewave to CMOS Output (1).jpg

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谢谢版主回答这么仔细。狗大还有一个问题:这些用反相器的电路不知道能不能引入误差啊?晶振本来稳定度很高都是1.5,2ppm,用这些反相器会不会使它稳定度变差啊?  详情 回复 发表于 2017-3-1 09:13
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发表于 2017-2-28 11:22 | 只看该作者
方法二:
0 `& h' [0 M5 ]
+ `9 M9 U0 l' V7 h$ t# v/ x

Clipped Sinewave to CMOS Output (2).jpg (33.17 KB, 下载次数: 1)

Clipped Sinewave to CMOS Output (2).jpg
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发表于 2017-2-28 11:27 | 只看该作者
方法三:
5 w2 I6 n, }; X  s6 v" B
* U! j; q! g) P, h. u

Clipped Sinewave to CMOS Output (3).jpg (27.34 KB, 下载次数: 1)

Clipped Sinewave to CMOS Output (3).jpg
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发表于 2017-2-28 11:34 | 只看该作者
方法四︰
1 U% A; l1 G; |4 c有一種叫 Clock Buffer 的哀西,這種哀西很多,Cypress 和 SiliconLabs 好像也有。
' o! m# d9 V3 u" H* w& p" x  ]" f0 k9 |8 I9 F

Clipped Sinewave to CMOS Output (4).jpg (16.36 KB, 下载次数: 2)

Clipped Sinewave to CMOS Output (4).jpg

cdc3rl02.pdf

816.51 KB, 下载次数: 4, 下载积分: 威望 -5

NB3RL02-D.PDF

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狗大,看了那个TI的clk buffer CDC3RL02,里面没有明确说两路输出没有相位差啊?这种结构的buffer都是同相位的吗?  详情 回复 发表于 2017-3-4 15:50
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发表于 2017-2-28 11:53 | 只看该作者
附帶說明:% f0 ]3 b" ^9 j2 [9 R: \
以上方案是某 TCXO 供應商,搭配賽靈思Xilinx)所出版的應用指南Application Note)。! z3 l- M7 ?' l# k
% d' D9 c# v- e' Y
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发表于 2017-2-28 12:35 | 只看该作者
本帖最后由 超級狗 于 2017-2-28 12:39 编辑 6 y2 f- S9 {; z) w! e5 p5 z! Z
0 w) x( B& m( g/ e) H' ]
忘了提醒樓主!3 l* N  p: Z) y
$ s" B) y% I' S. @
74HC 系列的傳輸延遲Propagation Delay)大概就在 25ns 上下,換句話說最大的工作頻率只有 40MHz 左右。所以如果要使用外部邏輯閘電路,最好選用 74AHC 系列。
1 ]# |9 @8 `6 m0 U1 {, s1 e- u: i5 g% t! w& M/ s8 A
% @0 Y! N' Y  Y. d" z

DIODES 74AHC04.pdf

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TI SN74HC04.pdf

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版主真乃高人  详情 回复 发表于 2017-2-28 15:03
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发表于 2017-2-28 15:03 | 只看该作者
超級狗 发表于 2017-2-28 12:353 N) A5 i/ y2 f" P% `5 c
忘了提醒樓主!
' [; ]6 s4 O6 E% I: H
) y5 F% v% q& x$ \9 P74HC 系列的傳輸延遲(Propagation Delay)大概就在 25ns 上下,換句話說最大的工作頻率 ...

; o/ R) C; v8 E! Q* D版主真乃高人,什么都能找到资料,有理有据
- i% S' J! O5 r2 ?2 @& I$ s  [' y
平常心。

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发表于 2017-2-28 17:21 | 只看该作者
版主真乃高人,什么都能找到资料,有理有据

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 楼主| 发表于 2017-3-1 09:13 | 只看该作者
超級狗 发表于 2017-2-28 11:18
8 L2 j: f0 r. U( h4 x2 T方法一:
7 n( A5 k7 b" r3 v. Z+ l, p
谢谢版主回答这么仔细。狗大还有一个问题:这些用反相器的电路不知道能不能引入误差啊?晶振本来稳定度很高都是1.5,2ppm,用这些反相器会不会使它稳定度变差啊?
  ~/ t6 |* {4 z* l* ~6 K

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CMOS 邏輯閘引入 Phase Noise 和 Jitter 應該是在所難免,用方案四吧! 至少他們有保障雞皮噎死(GPS)的應用無虞,這是 2.5ppm 以下的精準度。  详情 回复 发表于 2017-3-1 11:40

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SEIKO/EPSON TCXO for Xilinx Stratum III% I9 Y9 O: P/ F) Q! W0 s/ ?0 S

0 u, E! t# i4 i- X; h3 b

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TCXO for Xilinx Stratum III.jpg

timing_solution_for_xilinx_fpgas_en_r2.pdf

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Isotemp TCXO for Xilinx Stratum III  V/ S7 ?$ c( B: o/ P
0 @/ o. r$ t1 C" `

Isotemp TCXO for Xilinx Stratum III.jpg (87.88 KB, 下载次数: 1)

Isotemp TCXO for Xilinx Stratum III.jpg

TS-StratumIII.pdf

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发表于 2017-3-1 20:23 | 只看该作者
IDT Ultra Low Jitter Single-Ended Clock Buffer# b) b# j3 h6 s# g

  ?% a8 B; ~8 d3 \" v3 l看起來也不錯!
8 W* M) A/ [# r  @! M
9 P5 b$ X: c: `% N

IDT Ultra Low Jitter Single-Ended Clock Buffer.jpg (72.23 KB, 下载次数: 1)

IDT Ultra Low Jitter Single-Ended Clock Buffer.jpg

IDT_UltraLowJitterSEBufferFamily_OVR_20160817.pdf

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IDT_5PB11xx_DST_20170210.pdf

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发表于 2017-3-1 22:44 | 只看该作者
好东西,谢谢,学习了
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