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布线篇：
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# b# ]3 O6 X& }8 J6 B0 k1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。
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2：T分歧是无法避免的无奈选择，但也不是下图那样做的。5 {9 Q2 G v6 P# |; K' g9 k
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9 a7 i: i7 l0 T# j( E) N8 D) I3：电源部的电容，被如此穿越。
& c2 O$ S& w/ H/ P( F8 |4 p' O此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。2 u/ k! h$ f8 a# w* N' d% p9 J
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8 t; v# u# X# U; j, O8 ]其实空间很大，为何要一定要从下面走，还要贴着管脚) U$ q& R6 R( m) P1 j
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& ^* T0 e9 ]" E- a8 ]3 h. A4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。, {: g" A4 U) N8 [5 J( A
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5：可优化的差分布线，差分包地还可优化完整。* H/ m! ^+ i: }( y; D
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3 y+ c D! O5 b6 M2 a. z z, T6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。
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7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。( N, F3 Y) B. K1 G( c
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3 ]- a, a6 P2 A/ b. k3 u* ~8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。
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9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。$ q" q8 x g' a Q/ y3 R4 P9 }
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细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。- r4 i" v( n" R/ U9 O
为什么出焊盘的via从来就没有能打正的。 O+ n ~, Y R7 O! i
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10：cline与shape互连时要小心，不要制造锐角出来。
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11：lock off的线，不是问题的问题，也是check中需要修正的一项。
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0 n5 a2 V6 _' d设置篇：
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2 O# n& L7 Y# D) V1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？8 n& z+ h5 O2 Z8 k
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相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
# p1 q% f/ a, V& X1 @NET_PHYSICAL_TYPE = PWR- D' I. T9 e0 W2 K$ d
NET_SPACING_TYPE = BGA
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2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。7 ?# o ^3 a. T8 O6 O7 b( }& l
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2 t2 Q$ b; z, t; K3 L3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
- Y9 A: w/ B0 e' o但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。+ T) |8 ]* B( }. g9 g; E
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% h2 @- w, F3 T! k4:4个方向放置的带极性电容
/ N* @& j- J# i! i这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。$ K2 X ^$ g5 N4 K
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丝印篇：
% e5 L+ v4 O" r( E0 S这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。* n$ d, U& j) Y. v: [$ p, l
我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。
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1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）
: F3 s1 d( P/ g- M3 Y A5 y2 h2：silk 文本和器件丝印相叠" ~9 q: \/ R% l) D
3：silk文本被via的drill打断。
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, w& c6 `. V* B; x) J7 s4：叠在焊盘上的丝印
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5：竖器件，横放丝印$ a* w+ h0 L5 L
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) E- s( n4 ~6 F& q% r3 F3 w6：没有摆正的silk名字（有空间的） ]5 \4 s( F4 y5 M* `; n0 C7 m; `7 s
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7：没有放齐的silk文本,如果用大格点放就能放齐的
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8 Y' c0 s7 p5 c7 h* R8：silk文本相叠，需要考虑到最终的silk其实是有宽度的. f: X) f7 A3 ~" t
9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。
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[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ] |
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发表于 2008-3-26 14:30
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发表于 2008-3-26 14:55
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