关于Verilog中always块敏感信号的疑问与讨论

Haiting32451 · 发表于 2017-9-19 14:11

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现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n)
            if(!Rst_n)begin
                     复位语句;
            end
            else begin
                     语句0；
            end

然后如果我要在敏感信号中添加上升沿条件1 触发，编译器就会报错？

always@(posedge Sysclk or negedge Rst_n or posedge 条件1)
            if(!Rst_n)begin
                     复位语句;
            end
            else if(条件1) begin
                     语句0；
            end

是不是Verilog中，不支持2个 posedge？
如果要这么做只能先用assign把信号连起来再写入敏感信号列表？

laurence · 发表于 2017-10-8 13:53

虽然verilog这样写没有错，但是考虑一下实际的触发器电路，只有一个时钟和一个异步复位是对边沿敏感的，你再添加信号就没办法综合了。

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