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使用 UE16 GREEN 版本的时候出现无法高亮VERILOG关键字体的问题,头疼了一早上
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# p7 V! g6 i c! a! \7 Y7 Z) u% M最后本着自己动手丰衣足食的观念,解决了7 M, X$ {% h* _8 c! V5 W" d8 u
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发个帖子,希望大家以后不要走弯路。7 _+ ]4 c* L; S) ^5 J5 {; S, a; p, Q5 u
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UltraEdit是一款功能强大的文本编辑器,可以编辑文字、Hex、ASCII码,可以取代记事本,内建英文单字检查、C++ 及 VB指令突显,可同时编辑多个文件,而且即使开启很大的文件速度也不会慢。是一个使用广泛的编辑器,但它并不直接支持HDL。
( m+ v7 @+ Q# E2 y e$ U! i% u 在网上查了资料后,自定义了一个Verilog的环境,现在心得总结如下: A3 G! ?; T- M8 n0 k
1:下载Verilog的语法高亮文件。
7 k0 m7 ~8 A- j9 O 即可支持相应的语言编辑,关键字将用不同色彩标出。" N0 H' {0 s0 G* N' r
可以到官方网站去下载,包括上百种语法文件,我想应该都能满足大家的需要吧!
" U1 Y2 B3 U7 | http://www.ultraedit.com/index.php?name=Content&pa=showpage&pid=40#wordfiles/ A0 j r, [+ Y' P3 U& C+ ?
2:将下载的文件打开存放在WORDFILE 目录下面,这是发现无法添加成功,对比下载的文件和已有的.uew文件,发现时表头 不一样,将下载的表头修改成“/L20"VERILOG" C_LANG”,然后在高级--配置--语法着色上选择相应的语言就可以了4 @1 M4 N7 \) V, E+ }+ L* x
' W2 _+ @5 X- D# Q; K; @1 _ 3:加入折叠功能
* J2 C1 }/ l+ @1 | 由于Verilog HDL的块一般是以begin和end作为开始和结束的标记,其作用相当于C语言的
2 x2 n2 \+ Q8 s6 {. P/ x# I 大括号。在wordfile.txt的对应语言中添加进如下代码即可:
4 ?4 }' ]+ H9 U+ s3 @( @6 } /Open Fold Strings = "begin""case"
1 c. p; K; H9 n& W8 A. l /Close Fold Strings = "end""endcase"
, R* A0 i' C+ l8 W5 o. q 这里除了begin和end可以进行折叠外,另外一对case和endcase同样可以完成折叠,同样的
7 D; w4 s* F9 d! L" U* J* Z! ` 方法可以添加你需要的折叠标志。
" `$ n: e/ h& C$ L" k 4:加入自动缩进功能
+ p5 c0 T- S+ {: Z& l( V/ K 同样在wordfile.txt中,有控制自动缩进的语法。所谓自动缩进就是指,输入begin回车,下一行自动加一个tab;输入end,下一行自动退回一个tab。用户可以自己添加不同的缩进词实现自动缩进。如:
$ }. W j# U0 s6 Z' Q7 I /Indent Strings = "begin""case""fork" "if" "else"
6 ~2 O6 V( q% Q, K1 Y9 D; Z1 ^ /Unindent Strings = "end""endcase""join" "else". o$ M& Q% N8 ]5 Q/ C7 j+ _
5: 还可以加入其它一些自定义功能,如函数调用功能,大家可以自己摸索。9 g2 `9 o" q; z, a6 z" w0 h7 K- I
方便大家,做了个压缩包供大家下载。- Z/ e' T( Y* x4 m5 ^2 e8 w9 k
/ k+ B$ W: }: Z- {: T Y包中5 o8 Y9 T* M/ _* Q2 {2 A0 C
verilog.uew |
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