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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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发表于 2008-9-22 21:52 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 jimmy 于 2014-9-9 11:44 编辑 2 n, o3 G: b* o" `- r

6 V$ g2 [  P, J1 W4 ^大家一起学pads!
) W" c* w9 K- a( \# k- |1 b1 W. [5 M! l' a/ m) M  _
互相学习,取长补短!
" i1 i- f* K! J- Y
/ [! k: k( D$ |* u4 {大家对PADS软件使用有不明白的地方或有什么心得体会,2 D# v3 k5 s8 {7 g' f

$ Z0 m; a6 M) @+ u本贴限pads9.5及以下版本的交流。(暂不交流PADS VX)

, g3 O7 `4 g/ r- K# h- j: L8 {+ @1 e) s" C, z6 o. z

# k! k7 ~# U( V7 M6 n欢迎跟贴!有问必答!
# X. h! [3 n2 |) c+ N! C9 {5 A8 h9 r) _6 }4 n* s9 y

" I" f6 C( x! Z( ?8 ~3 u8 \+ M

6 p4 Z0 ]- V3 e[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]
5 s4 l( Z7 r" K7 x! ^% _- D! m5 p0 ?% c* F2 o8 w; t1 I

/ d9 t7 B* F1 Q1 k. z2 D4 V由于此贴已过有效期,特开新贴:
' x- m/ `9 B3 i9 G. I8 |" T3 h6 d6 }& F; H, C4 k! }
★★★ 大家一起学PADS(二) ★★★......【有问必答贴】  w& A( A- X, S% ]/ N  t/ Q
https://www.eda365.com/forum.php? ... 63&fromuid=1147$ d" y! o" u6 J$ r% p( Q# K3 [
. k' }, D5 A' l' p3 w% c5 G2 q0 }
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发表于 2013-7-23 19:56 | 只看该作者
jimmy 老师是显示的是Ref.des.但没有Part type and part number

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发表于 2011-11-17 21:09 | 只看该作者
gui_qu 发表于 2011-11-16 20:37
" u; n( N' _7 S3 T3 V2 [6 ]  @' S一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,5 S5 t3 i. L/ V' L
这方面是否有详细的理论解释?9 Y6 k/ j- G; {
如果需 ...

; y3 ?6 z7 S# ]9 p; F, B' u非常谢谢jimmy回复,: k9 S3 Z5 `, u; [
1 A- b1 T8 q* S2 r) V
/ d0 r$ n$ w9 u# u$ `* ^% t

, N- r% \2 g: q& a2 W8 Q另还有些疑问.请教., d  V! G  @8 a: F2 D0 o
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
/ _& o, N9 E: c8 h2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,# V4 G8 }8 i) a* o6 X. i9 x8 ~
如DDR的数据线与控制线是否要求等长?5 ^6 L) U, U1 ?2 l# I& |  O
地址线与数据线是否要求等长?8 S) A: `# Y  \( K
或者是只要求成组的数据线等长?" S% h6 S: G4 i% K% D
又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,$ t' I0 L* x2 K" P: B

. U* i% U/ z4 J另还有一重要问题,
4 a5 `4 X& v1 s: \6 L7 @$ T通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?0 Y) W! O' a6 S# G! R6 p
8 w1 |  K. M) B- k
一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
: B8 F8 _" T- Y' P1 e4 l如果频率是800M,这个时候,走等长好还是不走等长好?
$ m* e( r9 i/ F+ j8 _/ u7 A2 r" I( k+ F3 t
另对于双DDR,或多DDR,如何等长?# X: O  l. M" l) [  w9 `
$ M1 C- C" D- q/ R
3.以前经常有听到较多数据线时,如16根时,* e1 i1 ]% U6 c: p3 U! b
走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?  z9 e9 a$ F/ @# @; r
" |/ P( }5 n4 I7 z+ ?4 M, Y
: L2 [* x) u. o5 \
. y3 {5 q, b' a+ D4 t4 B
: H& ^, X: D+ F* I* V0 h% l

点评

1,有空间就包吧. 2,分不清有空间的话就全部作等长. 3,双DDR或多DDR,走星形或菊花链拓扑进行等长. 4,可以16根一起走.不能一起走的话,可能这16根里面有发送和接收,所以要将发送和接收分开. 如果有具体的原理图才行  发表于 2011-11-21 11:15
貌似这些都是原理的问题,不是pads技术的问题了  发表于 2011-11-18 11:22

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 楼主| 发表于 2014-11-21 10:04 | 只看该作者
yamazakiryuji 发表于 2014-11-15 20:52
( z! Z7 n3 d+ m2 y& L版主你好,我用的是PADS2007,在原理图拷贝时,经常会出现很多红色的小方格子(就是那种电气连接断开的标志 ...

( q( n$ x0 d2 E+ h取消显示标记选项即可。
4 }# U( U: T9 d: l
6 T0 m8 f( U3 e
5 D2 K" m# |; f
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 楼主| 发表于 2013-11-8 09:29 | 只看该作者
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必须用Flood manager重新Flood才行。
$ H1 l% ?  s$ g, q& X+ `) q. [% s, O6 ]* i2 N! @
解决方法:重新打开PCB文件时,重新执行HATCH ALL就能恢复灌铜了。或者view->nets,然后关闭此对话框也可以。0 x/ Z# @2 x# n* q. U8 Z
7 L' J9 j' ~" c! |; S
也可以进行设置:Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”
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 楼主| 发表于 2013-10-11 14:04 | 只看该作者
xian2006 发表于 2013-10-10 16:58: b4 ^+ @2 H5 X" p: ^5 o" S
比如说这个封装,那在PART上不是要加很多引脚,在设计规则的时候同网络的安全间距设置为0,这样才能通 ...
* T& x5 y- L' F# {: r8 S
中间的散热焊盘只做一个大的就行了。8 [8 X. n- F5 w2 H6 Z. t1 `

) z  ]% X; \8 C  O) Z. {9 Q6 ]0 ]另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的网络后,右键,add via.
; v( V1 `* ]( H6 ?* r5 h
# q% I3 s5 G" ]( X, R' _& A  r8 d想加多少就加多少。可以比推荐的多加几个。
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发表于 2013-4-19 16:48 | 只看该作者
有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗?
& Y/ @" H) S7 i4 n9 f/ X; K/ a) L我上次打了一半感觉内层短路了。

点评

另外,出光绘后也要核对一下数据是否正确,是否有开短路。  发表于 2013-4-20 13:08
单层显示分部看电源层和地层。Z *(*为某一层)  发表于 2013-4-20 13:08

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 楼主| 发表于 2008-12-11 13:03 | 只看该作者
原帖由 zltwin 于 2008-12-5 11:50 发表
0 e8 d+ O8 C- y# p* U由于层面比较多,想通过设置快揵键来查看各个层面,请问有没有这个设置啊
6 C0 Z9 E# a! K& G6 ?

  `# l0 U7 M8 G$ }8 C3 H0 gLn
5 I0 z' k0 h8 A& N, G7 j4 w, t, l! `3 k
n是你要切换的层
1 p' T6 g. w3 K/ D& f5 C4 o  {" T5 g
比如你要切换到第3层,请输入:L3) i6 G! h- k4 t- ^
然后回车

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 楼主| 发表于 2008-10-28 21:09 | 只看该作者
原帖由 loveineda 于 2008-10-10 13:18 发表
+ s2 W0 G* }( j3 O! V8 x3 x- Z5 e初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!
% f8 d. X8 \6 ?& q+ e9 g2 r可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接. t$ N1 r0 m/ T8 n# U5 ~( c3 \6 b! X3 ?
这个问题能在开DRC模式下解决吗,有的话,告诉我方 ...
+ l/ G9 H% h+ s; q9 {
: L  n0 M4 j# U8 u# p
那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil,而你的安全间距值设了10mil 或6mil以上,而又开启了DRP走线的话,当然无法连接。
$ q" t* c4 E( g; s$ L* o- c+ v# P  e4 Y
我很少开着DRP走线。都是设置好显示栅格和设计栅格好,利用栅格的功能来进行走线。很少修线。

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发表于 2008-9-23 21:43 | 只看该作者
那具体和什么走线习惯有关呢?好的习惯应该是怎样呢?
5 x; L* b  J$ p+ I我是菜鸟,希望楼主耐心指教! F4 @( r& r- |5 Y* v
/ K7 `. g" j3 O3 Q! q; y- q# v9 A
jimmy:8 _+ Q5 L1 i% T% A  ]
9 |" r) s; U, k, ?  t6 f9 q
比如创建元件,丝印外框统一做在all layer
6 H% j7 j7 }1 B9 W( `  N3 e  `5 _1 s
2d线宽不低于5mil. ]( u! {" A5 ^: _) c, W

& H0 m3 _. `2 [, ~8 C; yTEXT等信息不添加在TOP或BOTTOM层
9 H9 T8 i% }2 ~
. c9 D7 \7 w4 E4 T等等...
; e5 i, h- B. C# N$ h5 T

. ~0 j3 U# @2 c/ i7 k. o[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

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发表于 2008-9-22 23:36 | 只看该作者
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊' a) w1 V8 t+ D2 P* p2 T
% i/ i- T( k, [6 B
jimmy:+ z  B/ c, Y5 J. x
: q# k( t# Q" Z, `
这种修改起来很费时间。
% _( m2 \+ \' ?
7 L: f9 R- M' q, I, ]主要跟你的走线习惯有很大的关系。
3 H/ q; W4 o5 r/ P
, c7 ]& G, R8 ?我们一直在说,良好的设计习惯很重要,可以比免很多后续优化的时间.
/ ?5 X% g/ c/ T7 i" H9 d* i4 H5 w9 C+ ~0 J0 ~9 a
如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,5 r: D0 F5 X& z; s

! e8 a- Y7 L0 L8 B: O灌铜后将之删去。

: l2 x$ a! P: H2 |* n0 H
; x& @! r6 K, i& F  r: A. r- a[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

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 楼主| 发表于 2008-9-23 20:19 | 只看该作者
本帖最后由 jimmy 于 2012-6-1 08:51 编辑 6 c5 M" P, i! o3 i

$ F7 R. A: B0 W+ E这种修改起来很费时间。
- L  [( R6 G6 t" k) i- z: S  o  ~. }
主要跟你的走线习惯有很大的关系。
" x+ r, _% `) a0 B7 O
$ ~; Q# {- n7 ?: p+ C) j- p" S/ J我们一直在说,良好的设计习惯很重要,可以避免很多后续优化的时间.
/ u( c8 k: H' c* j' A. F
, X; j5 V% P4 M3 e$ q如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,
( g+ r* A: W% F- ^- x0 y) Y* B
) S; b+ f. \1 J" p  E6 _$ l灌铜后将之删去。

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发表于 2008-9-23 22:10 | 只看该作者

这种情况怎么处理啊

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发表于 2008-9-24 14:53 | 只看该作者
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
9 \- n- N9 m- t原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
) k0 c8 Z9 P  i" F# l5 v) B+ X错误如下:* f" U8 d0 k( V) r6 @
Mixing nets EGND CN2 1 FMI CN2 1
" }9 O! G* a' G+ ~! r, OCN2.1 LA4.2 TP42.1 RF2.2
' A( @$ M$ K4 g9 \# [- l*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND& H  w. {9 I; a2 |
Mixing nets FMINT CF6 1 FMI RF2 1
" d5 V: N, t/ U/ O8 i* DLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
7 W/ ?7 U8 ^! m" V7 {0 Z' y' L- fWarning: deleting signal EGND
& ?9 W0 i2 q; m6 i' f**INPUT WARNINGS FOUND**

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发表于 2008-9-26 04:39 | 只看该作者
楼主开个QQ群吧

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发表于 2008-9-26 08:34 | 只看该作者
请问画PCB时,自建封装有哪些好处。
; p: Z8 Z/ ^: s# j因为我平时工作中都是直接用PCB图直接保存封装。

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发表于 2008-9-26 10:59 | 只看该作者
钻孔对问题
2 r+ E1 E# L8 q: w* \' R看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?3 w& s% |+ M. a7 E. p7 N- P% v
还有个“地”的问题) h) G1 k( g" B1 {! _5 I* P8 j
手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:: {* c! x8 n9 e  ^. ~  T: F8 x
TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom
; D  b; V, i5 z7 c# j. m8 v9 FTOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)9 S; v! [& K# c# {
模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?

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发表于 2008-10-10 13:18 | 只看该作者
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!" X5 F* D7 E$ z# G% K. g4 g
可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接
" w! p  [6 C$ P. [这个问题能在开DRC模式下解决吗,有的话,告诉我方法,非常感激!

怎么回事.JPG (80.89 KB, 下载次数: 48)

怎么回事.JPG

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关掉DRC可以,但是 你完全可以从IC管脚细点 后面粗些!  发表于 2011-11-16 18:00

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发表于 2008-10-22 15:02 | 只看该作者
Value值显示问题
! u' H. K4 Q) `, |0 \3 f最近画了一块板,线也弄完了,最后时,老板要求出图制版是显示出VALUE值来,
9 |$ B) x3 C- y% l* f' q我用allegro画的原理图,PADS布的线,现在板子布好了,想加进去VALUE值,却不可以;' t% m1 n; M- ]$ J1 e
关键是我最开始导网表是没在后面加{VALUE}项,打算生成一个新的显示VALUE值的CEO比较下,
! B% M1 W4 C' {8 p2 e4 \结果比对后说NO DIFFERENCE,各位帮忙想个办法,能顺利解决就好,实在不行,最后出CAM图时
$ _/ P& d/ p; C$ d# W0 [, V! D只好手工添加了,希望各位能提供好的办法,谢谢!

点评

在ECO比对的时候,必须把comparison页compare only ECO registered attributes的选项勾起来。  发表于 2011-8-18 16:07

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发表于 2008-10-22 20:07 | 只看该作者

LOGIC 的问题

请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:
3 G; q# t6 k/ Z0 h) Upin discrepency    decal gate<1>for gate number#<1>   
$ {! N6 x, C' G9 M3 |还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.5 i* s3 G% O2 l6 B
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了,因此我怀疑是否是软件设置的问题,真诚地请教版主!

点评

在线走到一半的时候双击左键悬空,你将设置里面的allow floating connections打上勾就可以了  发表于 2011-8-23 15:06

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发表于 2008-10-22 20:15 | 只看该作者
原帖由 古域清流 于 2008-10-22 20:07 发表   o$ R( T* j* \; G
请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:
& V! z. g, @! Epin discrepency    decal gatefor gate number#   
4 J5 ]: w3 E0 z" P3 n还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...
, s3 Q% u9 a/ n# E/ u# @2 C

" A% R& X  x: ~3 P/ k6 l. C7 o& `0 _please uncheck
  I% a% T3 y7 h+ |% \' ~allow floating connections

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发表于 2008-10-23 01:17 | 只看该作者
对思齐:4 M2 s/ R% t: v: _
1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?3 l& S2 {8 S- B" r
reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
4 \6 N! a( b. E" N! I, N7 g# L1 w7 n* s: L0 m
2.$ G1 i* [8 \" Q* }9 n/ e7 f, g% C6 f$ c
手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:
8 \( H% K; N  z# k& T3 bTOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?
; @5 ^8 h$ e, [' mreply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

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发表于 2008-10-27 15:58 | 只看该作者
求助:网表问题
/ p" O( x# B4 G: C( q& a; r重新装了下电脑结果,输出网表时提示      :
& E7 a- S2 x: `5 L, J; pDesign Name: D:\资料\复件 FINAL.DSN
5 C2 k# U, i5 G  P[FMT0012] Can't open first output file
- @. w( k& z# V7 F: v7 l: I# f$ X#各位碰到过没有,帮忙啊,先谢谢拉!
5 h2 Q% h) F0 J- e
: x( r  {7 v) d5 q- h- S斑竹救命
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