致初学PLD，或者FPGA新人，大家常犯的毛病【转载】

mengzhuhao · 发表于 2008-11-14 17:56

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致初学PLD，或者FPGA新人，大家常犯的毛病我进入这个论坛，到今天有一周时间：

1--论坛原创很少，基本上是剪刀加浆糊的模式，以推出某某秘籍下载的排行为最高分获得者可以看出论坛气氛对于提高初学者来说，非常不利培养动手好问的习惯！

2--你可以忘却，但是不可以不知道原理。硬件和软件不同之处

一个软件，学习3个月，可以入手搞些小东西，但是3年之后，进步就慢了
一种硬件，学习3个月，可能什么都不会，但是3年之后，就是日进千里。

现实生活中的西药，中药就是这样的特点。

3--人生到处都有一样的东西。你这一生就是要做两件事情

总结归纳---把不一样的东西，变成一样的，把复杂的，变为简单的
推理演绎---就是把你归纳好的一样的东西，或者是系统的原理，推演到各种应用中去。

4--一个时期，确定一个主题

有人担心，自己的VHDL不行，实际上，这些都是工具，我见过所谓的一些VHDL高手，基本上他们C言语学习的太多，实际上他们C语言也不行。自己写的VHDL自己都不知道生成的东西是否就是自己想要的。

Altera，Xilinx为了推出RTL view，就是将VHDL，Verilog变成一些RTL给使用者核对，可以说，是花了很大的精力，也是他们的核心竞争力所在。但是，有很多人从来不看。

所以，一次确立一个主题，搞通了，就再下一个。

5---主题要分先后！这个非常重要，本末倒置，适得其反！

我小学时候，学习过一篇“洗茶壶”的课文，实际上，当时的老师也没有教导出个原理来。但是现在很多高科技武装的人，就是不会洗茶壶。就是分不清楚，轻重缓急，孰先孰后！效率更不说了。甚至很多人编译后，第一句话就是，这个编译器太臭了！消耗资源太多。可以告诉大家一个小的事实。

Sun工作站上用的Sparc处理器，有开源版的，在2000年左右，消耗资源在10000个以上，而且编译时间很长。而到2003年以后， FPGA的领头羊厂商，已经能将其不经过任何改动，就能编译为6000个左右，而且编译时间缩短不少。工具的领先和超前已经是不容置疑，但是很多人开口就是：我机器太烂，软件太烂，我没有问题！

过去我们谈朋友，先感觉女孩子不错，然后想办法接近，认识，交朋友，了解，结婚，生子，现在的实际上也和我们一样，只是先生子，结婚，了解，交朋友，。。。。就是顺序不同！结果很多就不好说了。

6---选择一个背后有强大生态链，或者有很丰富资源的东西来学习。

这里不是说小厂家的不好，也不是说在这里你会一些人家不知道的厂商的东西，你就是物以稀为贵。错！企业，事业，都是需要生态学的！

7---任何事情都是考验投入！

神七上天，不是偶然的，是多年来的投入，投入就是Value。一个10个人编译成的软件工具，和一个500人编译设计的软件工具，投入就是不一样。显然效果就是不一样！

8---想成功加速，就要请个好教练！很多人可能这辈子什么都没有请过教练！