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发表于 2013-10-17 19:48
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本帖最后由 suicide915 于 2013-10-17 19:57 编辑 8 f! X A: l( r8 O2 A" n
6 U6 d1 ?6 R; C; t' p
4 e. Z) `8 i$ H! C
高位数据线和部分地址线
3 Z1 f3 R# ~ n2 d$ O
低位数据线和部分地址线' K1 J6 l) e& p$ X# ^4 r( a
地址、时钟和控制
3 C4 J O* Z" x3 F; |* \
地址、时钟和控制$ k1 z0 M5 l4 x0 x* B- l8 c- F
按照大家的指导 画了两片的DDR3
- ]) @* |- H/ |& c等长是U到B,地址、时钟、控制等长,长度1520mil,误差10mil, E9 p) I& B$ S4 ]( S) |
B到A,地址、时钟、控制等长,长度530mil,误差10mil: U; Q; I3 T' R0 z4 X" y
两片DDR的数据全部等长,长度1000mil,误差10mil
( C |7 U: _* w7 K6 `CLK、DQS比其他信号长10mil左右
8 U3 F1 G, N$ ?# [4 _. a8 {- H, Y0 @+ f2 v3 ^1 t
不知道上面的数据是否满足要求?& g+ Y# [9 w* ]2 N3 W1 m" s1 V
DQS与CLK是否相差太多?" S9 o8 p6 p# A8 U
请大家指点! |
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