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[仿真讨论] 求PCIe3.0 插损和回损的参考标准

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发表于 2014-11-20 16:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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如题:求PCIe3.0 插损和回损的参考标准' _! D, l6 |" Y
哪位大师可以给参考资料
" j! f" @; b" a/ y( U" e
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发表于 2015-11-7 22:10 | 只看该作者
Quantum_ 发表于 2015-11-3 15:027 ~, f; y" l0 M# Z0 z4 F4 Q- \* `
我公司的某PCBA 发到 I....公司做测试。
1 h) Q$ K2 }! g+ {- O$ J他们反馈的信息是. " e, z) _# v/ T$ K  B9 F$ _
--Find a problem during return loss tes ...

9 x. L8 ^& ?! G" a+ B( I1 f+ S1. 为何, I....公司单独做一个 return loss test? 他们用的是什么方法?什么设备?
) S0 V) S6 _6 R% j. p+ ]Return Loss用VNA(矢量网络分析仪)就可以测量,测量RL可以反映通道阻抗不连续的程度。6 N  }  R8 s+ {
: p6 i! k3 i: X8 b+ |
2. 有点迷糊了, 难道眼图的模版里, 不包涵Return lost 的参数吗?换句话说, return loss faill, 我的眼图还可以很完美?感觉怪怪的!!!
/ O7 S% Q& o" x# `& M7 `RL测量时通道的频域测量,而眼图是时域测量。不是说RL不过眼图就一定会很差,RL不过只能说明通道存在不连续问题,导致信号在某些频点上的反射比较大,能量不能很好的从发送端传输到接收端,而眼图是时域测量结果,这个结果不仅仅包括频域上的RL,也跟频域的IL和编码以及热噪声等很多因素相关,并且眼图还可有均衡等方式。所以说不是简单的认为眼图完美,其他的结果就一定都是Pass的。8 r8 L! F$ x6 E1 T& b8 N

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发表于 2014-11-22 09:36 | 只看该作者
先参考协议
  X1 P8 s9 D! p4 V: H) u6 n再根据走线长度来定,关键还是接收端可接受level
新年伊始,稳中求胜

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 楼主| 发表于 2014-11-26 15:08 | 只看该作者
cousins 发表于 2014-11-22 09:360 j; {7 O( I; Y+ N7 F6 y6 o
先参考协议& U4 N( q  l6 E8 L( b- L
再根据走线长度来定,关键还是接收端可接受level

5 K& @- d# J# T  e9 \& Q& I虽然每个接收端可接受的level不一样,是不是都会满足PCIe协议呢,在协议上能找到眼图的标准,但是找不到无源通道的标准,无源通道不是能够说明整个链路的损耗情况吗,如果满足一定的标准,而且我的发送和接收都满足PCIe标准是不是就ok的,PCIe2.0有PCIe3.0没有,

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发表于 2014-12-5 23:03 | 只看该作者
shirley_zong 发表于 2014-11-26 15:08# }  d0 y0 J. S( c
虽然每个接收端可接受的level不一样,是不是都会满足PCIe协议呢,在协议上能找到眼图的标准,但是找不到 ...

( ]9 ]8 q" o$ m9 E因为PCIE3.0里面有EQ,EQ的能力有强弱之分,有些Host或者Receiver的EQ能力比较强,那么留给物理通道的裕量就会比较大,如果EQ能力比较弱,那么对PCB的设计就要求比较高。在Intel的PDG里面,从Host到Receiver的Total length,你可以根据这个去设计你的物理通道。PCIE的specification只有Gen1有对IL进行规定,Gen2和Gen3都不对IL做规定,所以各位在设计物理通道时需要根据EQ能力做相应的调整。
# T/ q9 }( I7 R

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那还有必要做PCIE通道的无源仿真吗?如果做的话,应该以什么为参考?  详情 回复 发表于 2015-10-31 23:36

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 楼主| 发表于 2014-12-18 10:15 | 只看该作者
Coziness_yang 发表于 2014-12-5 23:03
1 K/ \7 P% y# C" U因为PCIE3.0里面有EQ,EQ的能力有强弱之分,有些Host或者Receiver的EQ能力比较强,那么留给物理通道的裕 ...

2 d3 J2 Q3 d1 v) s  g我知道PDG中呀长度,但是我们的设计师OOG的,所以添加retimer,想带retimer仿真,现在还无从下手,所以想看看频域上面的情况2 x3 m; J! V/ D$ ^* k, @

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发表于 2015-10-31 23:36 | 只看该作者
Coziness_yang 发表于 2014-12-5 23:03
5 ]6 @& w- f* q- k9 o因为PCIE3.0里面有EQ,EQ的能力有强弱之分,有些Host或者Receiver的EQ能力比较强,那么留给物理通道的裕 ...

  y' t8 J3 f7 x# Q那还有必要做PCIE通道的无源仿真吗?如果做的话,应该以什么为参考?
) f; D( T! Z& l0 a0 D

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建议进行仿真。因为EYE关掉的原因不全部是loss造成的,有些可能是Jitter过大,而EQ对Jitter的补偿能力有限,所以建议进行仿真,了解通道的特性,便于我们分析。还有就是需要知道通道的loss情况来调整EQ的参数。  详情 回复 发表于 2015-11-1 10:32

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964008794 发表于 2015-10-31 23:36
6 d8 P. T  `' B( }1 ?7 ?0 W" k那还有必要做PCIE通道的无源仿真吗?如果做的话,应该以什么为参考?

) h1 W' \7 t3 {6 n$ J4 m+ z; w0 Y$ C建议进行仿真。因为EYE关掉的原因不全部是loss造成的,有些可能是Jitter过大,而EQ对Jitter的补偿能力有限,所以建议进行仿真,了解通道的特性,便于我们分析。还有就是需要知道通道的loss情况来调整EQ的参数。

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我公司的某PCBA 发到 I....公司做测试。 他们反馈的信息是. --Find a problem during return loss test on T..3 connectors. 此项目, 在我公司内部, 有做完整的眼图测试(不只是仿真)。 而且眼图报告,挺好的  详情 回复 发表于 2015-11-3 15:02

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发表于 2015-11-3 15:02 | 只看该作者
Coziness_yang 发表于 2015-11-1 10:323 ^6 g' h' j- j, Z- c
建议进行仿真。因为EYE关掉的原因不全部是loss造成的,有些可能是Jitter过大,而EQ对Jitter的补偿能力有 ...

3 O- g+ u; s, {" E- s: w. B7 b6 V( P我公司的某PCBA 发到 I....公司做测试。
  }9 S- M- \$ i# O" T( W. _他们反馈的信息是.
' D& j8 n+ G; H# @0 Q; }% d- [& A5 b( e( r--Find a problem during return loss test on T..3 connectors. 9 ~6 g1 H' o4 V. T$ E. ]
此项目, 在我公司内部, 有做完整的眼图测试(不只是仿真)。 而且眼图报告,挺好的。 % O6 l1 m* `% c
我的问题是:
; K$ S- ^/ F8 j8 P1. 为何, I....公司单独做一个 return loss test? 他们用的是什么方法?什么设备?6 y% g+ u* M' S# j' \% @
2. 有点迷糊了, 难道眼图的模版里, 不包涵Return lost 的参数吗?换句话说, return loss faill, 我的眼图还可以很完美?感觉怪怪的!!!
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1. 为何, I....公司单独做一个 return loss test? 他们用的是什么方法?什么设备? Return Loss用VNA(矢量网络分析仪)就可以测量,测量RL可以反映通道阻抗不连续的程度。 2. 有点迷糊了, 难道眼图的模版里,  详情 回复 发表于 2015-11-7 22:10
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