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EDA365电子工程师网»技术社区 › 电子技术社区 › SI/PI仿真论坛 › 求大神指点DDR3的DQS问题
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[仿真讨论] 求大神指点DDR3的DQS问题

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雪狼007

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发表于 2015-4-13 16:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 雪狼007 于 2015-4-13 16:56 编辑 5 E7 ~3 E% t' J( X: ~+ g! ?5 V

3 v. c9 ~6 M% g- M" \在读数据时，DDR生成DQS向CPU发送，以高低电平的中点为触发点，上下沿为分割点/ g% e6 m  p! `8 \; e  q+ I
在写数据时，CPU生成DQS向DDR发送，以上下沿为触发点，高低电平的中点的分割点) Z# x) ?) \: i. _5 V/ g
这二句应该怎么理解呢？第一句到时可以理解，因为数据和DQS同步生成，且与时钟同步。
/ c; z5 N3 E  e0 e3 V" w  v2 A第二句就理解不了，觉得CPU怎么确定生成DQS的时间呢，生成的DQS和时钟同步吗( R3 r3 k8 V& i& W
还有理解不了源同步的意思，求大神通俗明白的讲解。4 \  w$ M8 j- R) g4 b) O+ [
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雪狼007

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 楼主| 发表于 2015-4-15 12:01 | 只看该作者
百度到的，换个理解方式，哈哈，终于理解了
: ]& f( b, z& y3 f# G( q( C6 \1.对于Command和Address由clock的上升沿对数据进行采样，数据方向为Memory! X# X7 U! ]$ A$ t  i/ F. @9 M* V2 R
controller-〉Memory2 T8 ^" s+ M2 w
2.对于Data (DQ)由DQS采用源同步的方式同时在上升沿和下降沿对数据进行采样 ，+ S' a- d+ w! s2 O) Z
即当Write命令时 数据方向为Memory controller-〉Memory Module，DQS相对于DQ为7 |3 P, ?$ m. [
center align，当Read命令时数据方向为Memory Module -〉Memory controller， DQS相对
1 }  q/ u2 {/ p. W( C于DQ为edge align，在Memory controller端会对DQS或者DQ作一个90度的相位偏移。
" @) R, E, X4 U+ Y+ z* c- V/ c
1 M3 }, n9 v2 X5 r; f

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发表于 2015-4-13 16:54 | 只看该作者
问题呢？007

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雪狼007
不好意思，刚才没写好就失误发表了  详情 回复 发表于 2015-4-13 17:09

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cousins

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发表于 2015-4-13 16:55 | 只看该作者
不管是读还是写，数据建立是以AC门限，数据保持是以DC门限来触发。* |& [9 ^& h7 V9 a/ g& H
你所说的是理想的分析，不是实际测试的结果，也不是ddr寄存器建立保持的时间。
新年伊始，稳中求胜

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cousins

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发表于 2015-4-13 17:06 | 只看该作者
同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。& y" s6 H. ], B1 z; h% H8 U
当然实际设计过程中DQ，DQS都可以做delay，只要满足DQS触发给与足够的建立保持时间就可以。. x. Z8 Z2 m, I# l& P! h% t$ W
DQS与时钟在源触发器的地方是同步的。

点评

雪狼007
呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了  详情 回复 发表于 2015-4-15 11:56
雪狼007
我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？  详情 回复 发表于 2015-4-14 12:42

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雪狼007

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 楼主| 发表于 2015-4-13 17:09 | 只看该作者
shark4685 发表于 2015-4-13 16:54
/ S$ w$ Q$ H" H5 j问题呢？007
, U- n2 J4 ^! n3 z% [6 _
不好意思，刚才没写好就失误发表了3 U7 a/ n7 m; x! D# l

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雪狼007

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 楼主| 发表于 2015-4-14 12:42 | 只看该作者
cousins 发表于 2015-4-13 17:06
# f* S+ R, _' y  w同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。, X3 v( ]2 r  }& Z8 e* Z
当然实际设计过程中DQ，DQS都 ...

1 m2 \) H9 U8 V我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？; |  C. ?7 j. r9 Z- u& k- p

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雪狼007

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 楼主| 发表于 2015-4-15 11:56 | 只看该作者
cousins 发表于 2015-4-13 17:06
$ u: B1 |; t* F0 R同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
- p" q& ~* a( \8 i8 D当然实际设计过程中DQ，DQS都 ...
5 Y: k' C8 S/ @9 f8 U' m
呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了+ p' @2 A5 Z9 H" D

系统时序基础理论.pdf

370.8 KB, 下载次数: 28, 下载积分: 威望 -5

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ang629

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发表于 2015-5-21 08:01 来自手机 | 只看该作者
楼主好资料。下来学习一下

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