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邀 请 函 Cadence SI Matrices Performance Check : ^) h0 v# Q& e
亲爱的EDA365网友:3 s0 m9 s- x" A9 X7 O
Cadence诚邀您参加于2015年2月5日14:00~15:30的网络研讨会 “Cadence SI Matrices Performance Check”9 f S+ k- D3 h# k
随着DDR3/DDR4等高速并行总线和USB 3.0、PCIe 3.0和HDMI等高速串行链路的应用越来越广泛，芯片、封装、板级系统的设计越来越复杂，高速传输通道的设计指标愈加难以通过物理设计规则（如线宽、线距等）给出，信号完整性仿真作为系统性能指标的最终确认方式变得越来越普及。在封装或板级信号完整性仿真中，当缺少完整的信号通道，如何判断局部高速传输通道的性能是否满足设计指标需求一直是难以解决的问题。Cadence Sigrity Speed2000中的SI Matrices Performance Check工具提供了一个快速而便捷的方式，对局部或完整信号通道的性能指标进行分析，并可作为判断信号通道是否达标的依据，检查和确认物理版图设计的成功与否。
3 k0 x0 \ ?3 U9 Q( s本次研讨会为在线形式，免费参加。通过网页登录和电话拨入方式接入会议系统。4 v: D$ J+ ?/ U D9 H4 h/ { j
为保证收听效果，限定参与人数为40人，请发送报名邮件至：event_cn@cadence.com。
0 B. o/ r7 s7 c6 ?# g我们将根据邮件先后顺序确定名额，报名信息请包含：, A: ~: }3 D. a% v8 c2 e
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& Z P- |; h% w# C确定您的参与名额后，我们将单独邮件告知具体的接入方式，另外我们也会根据报名人数决定加开第二轮。- d" X2 K- `7 _4 F. F2 i" \
期待您的参加！% ~! _& H& ]- q9 d. B+ `
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发表于 2015-1-16 14:43
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发表于 2015-1-16 15:58
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