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假如ddr3的时钟是800M那么数据地址应该1600m，对吗？! }! n5 z# [5 K, f; A3 ]; j
对。
6 ]6 e2 T( k, d6 } }
1 f0 \5 ^, r7 t8 m1：如果这样地址数据是不是应该比时钟短，应该短多少算比较合理？
$ U8 i2 X/ l1 p2 c
- Y" n4 |4 ^& Y+ G' w. E: v! e一样长。
0 F, L" o! J3 g
4 x& \3 `, ^1 o5 b! G; E6 t$ e2：我应该怎么确定时钟，地址，数据他们最长可以走多长？" Y" \1 |/ Z5 |2 @/ a: I
$ v3 u4 v A. }! M几片？
$ |: }3 a: F1 P: y6 l4 a8 M ]" v+ s1 Q( K% Q& y
3：时钟跟dqs需要等长吗，需要控制在多少范围？
& n) _# l3 r+ r4 b6 ]' G& ^5 J0 p, O+ B# v0 I( s
不需要。+ h- w2 S7 L$ T4 a% G
1 [% N) G9 K( f o/ f4：时钟跟地址控制线做等长，应该控制在什么范围？
* J9 T& N+ p) J& C8 ]2 J' W8 [( D$ X* x: z. `2 C
+/- 250mil1 D) a' [% J/ S3 X
+ c' O v2 i- r' W: r5：数据跟dqs等长，是不是应该先把dqs走出来，然后把dqs作为参考吗，他们的可以相差多大？6 P( K* {) V" v3 O- u/ h
% G5 _& y4 ]' e- @7 d6 p
是,5mil.
/ k8 A/ I# b9 E3 W
% ]$ w4 w, n8 e) T. Z% z% w6：如果空间不足的情况下，地址跟地址的间距最小可以做多少，数据与数据间距可以做多少？地址可以跟数据走同一层吗？
* {7 @. b8 k5 Q- k- C: q. R8 ]3 ~6 }% z
2.5w,2.5w,可以。
+ v- s: x+ F/ R8 `
, d! `/ c2 C) t d: u+ ~5 {" m7：以上的等长情况在频率，控制芯片，ddr颗粒不同的情况下，同样适用吗？ 没有一成不变的规则，视情况而定。;
* Q Z* d- b. o# P1 T- D. a S%4 E4 R7 A; j" O2 s4 T0 S# y
1 m- L9 X* `/ H( Z# t" L+ z
" o7 f2 ~8 Y, K5 ]* v2 i
G;g& a r2 G3 l! u. o+ K
1 N8 Y6 q6 g5 l关于ddr3的布局，如果我走fly-by，四片或者八片ddr3,我空间充足，我是所有的放同一层，还是两两对帖，比较好？
! i, @8 g* p1 V5 E
9 ?/ G. ?5 U$ |视空间而定。! E& a# G4 ]6 m p
# O3 h+ [% L! K* k
ddr颗粒到控制芯片的距离怎么判断太远还是太近？凭你老板或老大的眼睛和设计要求&]凭& t% 4 H) h) J$ P8 U4 v* {
2 W% q) b' W) M3 R6 i7 j
% _2 d' V$ d. f* ~! q$ O5 a6 v`0凭你; P2 W. C" g/ ?2 u' ?
Q. @$ m7 P
0 b6 F2 P$ H; `" M9 c麻烦jimmy 大侠前来解答，顺便希望jimmy 大侠可以在这里上传一点，你私家珍藏的ddr设计方面的资料，感激不尽，我对你敬仰犹如~~ g. G0 `) n5 O, H1 ?. S4 H
% y; Z* x: f5 I+ I一切尽在《PADS9.5实战攻略与高速PCB设计》一书和配套视频~* u9 ~: k8 h. _# t4 \+ r
9 }, H8 R" K: K' E; f
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! O+ ?5 ?6 y+ ^; c, z& `% [/ u1 U/ I; T) Q& m: a% x* {* w
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发表于 2014-12-29 21:19
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