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请教下，DDR2的数据和时钟之间需要等长控制吗？

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发表于 2014-12-15 16:17 | 只看该作者回帖奖励

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理论上数据是同步于DQS的，不需要和clk做等长处理。但是看到有些文章提到dqs和clk之间的长度不要超过400mil
谢谢。

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发表于 2014-12-16 17:10 | 只看该作者

数据参考的是DQS，DQS和时钟之间有等长要求，间接的数据和时钟就有了等长要求，不知道可不可以这么理解。

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