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于争 发表于 2014-4-12 09:19! \+ K8 o; E- u: ^
找主控芯片厂家要一下DDR接口封装内的等效线长或封装S参数，然后再分析！* `' w3 p5 Y: @0 R/ O( e
另：点对点互连，引脚上测到回勾 ...
于博士您好！
) B7 W: o3 _) `6 ?感谢您的回复！
9 _. k* q9 X; `! T9 N2 g7 `! c$ Y4 `8 Y4 G% e. P: v, L0 _7 W
我们这个信号确实是点对点的互连，回沟也没有影响到DDR3 的功能，只是在仿真时看不到回沟（相比实测有更大的过冲），die和pin上的波形差异也几乎没有，即使在修改了package寄生参数之后也显示不出差别。6 d$ X2 D2 J3 ?) S, g( {
. X/ ?9 E6 U9 C2 v1 v+ o3 e' [之前我们在测另一个DDR2模块时曾经用仿真再现了die和pin上波形的差异（同样是dq和DQS的读信号），而这次在DDR3模块上却不行（DDR2的主控芯片是Xilinx的FPGA，DDR3的是安霸的视频处理芯片），所以想分析一下原因，提高仿真精度。4 f4 g! L7 ^3 v% j
, \) k7 ~2 V( Y7 p5 O. a0 t关于仿真的方法，主要就是使用SigXplorer提取PCB上的拓扑，添加主芯片和DDR芯片的IBIS模型（转换为dml），设定输出端数据码型，得到时域的波形，主要关注的是链路上的反射，没有考虑板上其它信号的串扰和电源完整性。现在我个人是想先排除芯片IBIS模型的因素，但是我不确定IBIS上除了寄生参数外还有那些参数会影响die和pin上的波形差异。
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" n7 y C$ {& ?5 }+ |+ P0 ?) i我还是这方面的新人，可能会忽略掉一些常识性的问题，望不吝赐教！. o; r; [# H, h$ P, X
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发表于 2014-4-9 15:45
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楼主
发表于 2014-4-27 22:29
