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于争 发表于 2014-4-12 09:19& `3 I; [, S* i( a( I8 w9 ~( p
找主控芯片厂家要一下DDR接口封装内的等效线长或封装S参数，然后再分析！# f$ q' z" C3 G+ W! h6 t' Q4 a! `, D
另：点对点互连，引脚上测到回勾 ...
于博士您好！4 R' x8 D1 g* |4 A2 i; Y
感谢您的回复！
* L: r1 y4 b, j8 e9 Y+ m% G0 E
/ D/ S# F- V$ p+ \9 _, m我们这个信号确实是点对点的互连，回沟也没有影响到DDR3 的功能，只是在仿真时看不到回沟（相比实测有更大的过冲），die和pin上的波形差异也几乎没有，即使在修改了package寄生参数之后也显示不出差别。
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, Q- }( D, } r9 y& q之前我们在测另一个DDR2模块时曾经用仿真再现了die和pin上波形的差异（同样是dq和DQS的读信号），而这次在DDR3模块上却不行（DDR2的主控芯片是Xilinx的FPGA，DDR3的是安霸的视频处理芯片），所以想分析一下原因，提高仿真精度。) ~, w& Q) E- A( L- L$ C- Y
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关于仿真的方法，主要就是使用SigXplorer提取PCB上的拓扑，添加主芯片和DDR芯片的IBIS模型（转换为dml），设定输出端数据码型，得到时域的波形，主要关注的是链路上的反射，没有考虑板上其它信号的串扰和电源完整性。现在我个人是想先排除芯片IBIS模型的因素，但是我不确定IBIS上除了寄生参数外还有那些参数会影响die和pin上的波形差异。" h& t7 T) w. n* y
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我还是这方面的新人，可能会忽略掉一些常识性的问题，望不吝赐教！
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发表于 2014-4-9 15:45
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楼主
发表于 2014-4-27 22:29
