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DDR3布线问题

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发表于 2013-12-10 15:23 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
大神们,好!!* Y* \0 f; @3 V2 O2 W0 ^) _

, |: o0 Z" A2 E. v5 E1 d请教DDR3布线问题:; t- d) _9 ~* o( M% c. S6 Z
1.地址线不知怎样来走好,看了好多资料说地址线参考地和电源 ,我原想参考电源 平面 ,从BGA出线到T点全部走第3层线,但T点到两端就无法 走线了,不知参考 那层好?如果 在不改变层叠的情况下,地址如何 来走?2 l5 S+ X3 S" D6 X
+ t* Z3 E7 c% c/ \. X
2.二边的数据线现在这样出线和走法,这样可以不,感觉 空间很紧,调等长会不会无法 调!也看看,给个建议??" X% P$ Q  c7 y3 ^* i  r9 q+ p

/ C, Q) ~1 ]/ {" t+ q/ `8 K8 T9 A5 I0 l0 j  k9 e8 `
非常感谢!!!6 A8 N0 d* G& j2 X  v
6 y& ?" v/ _$ @; h6 m% W
, A; D  _6 V' u2 U) |( m1 y4 n
5 t/ a; Y. \( I4 _8 }7 |
这是PCB文件 ,16.6版本的!!!
, L4 R% k- [) C, h. T6 h3 @6 O ddr3.zip (417.45 KB, 下载次数: 242)
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发表于 2013-12-10 17:14 | 只看该作者
数据线要求比较严格,数据线同组同层,保持两倍线宽间距,你那样布局数据线可以全部用一层完成,优先参考地;地址线要求没那么严格,在空间有限的情况下可以按1:1的间距走,但有空间最好按1:2的间距,能够同层最好不过了,但T接是很难做到同层的,可以不同层。

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 楼主| 发表于 2013-12-10 18:30 | 只看该作者
谢谢二位的解答 ,数据线同组同层是不是指每8条为一组。( Y9 {7 |' _7 X2 S$ F
                           目前数据线全部用第三层走,线间距是不够,这点以确定 。. d  L" _3 V. b
                        地址线目前从BGA走一层,空间不大,要走到那层比较 好?6 Y9 V& M- C0 D3 p! g5 w1 T: |
                       还有一些控制线,是和地址线走一起吗?

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发表于 2013-12-12 09:22 | 只看该作者
molin 发表于 2013-12-11 19:02" }' |$ d; {2 Z) F0 Z) d7 q. H5 [
大神,数据 线用3 4层走线,参考层不是变了吗,2层是GND ,5层是VCC,这样也可以?
. B0 [0 W0 x* O8 r( ]% D而地址线用走top和BO ...
. ]3 R9 B3 ^) }  p' }
你的板子分层有点怪,数据线应该走内层,同组同层(11根),最好是参考GNG层。但是你的只能两组数据线做到。所以我认为两组走3层,两组走4层。据我所知:地址线参考power层,但是时钟线又是要求参考GND层,所以地址线是很纠结的线,具体看你要求。

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发表于 2013-12-10 15:37 | 只看该作者
本帖最后由 tanyaofeng 于 2013-12-10 15:42 编辑
. s+ d& ^8 v) V
/ d9 p+ U) G* Q+ B5 G看看

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发表于 2013-12-10 15:45 | 只看该作者
为何不用flyby

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 楼主| 发表于 2013-12-10 15:52 | 只看该作者
zcl2012 发表于 2013-12-10 15:45/ ~' X4 a! z4 c6 t  _
为何不用flyby

5 D1 F6 {% z3 `# S/ M, x6 s
8 s3 A  m+ P( CFLYBY不会用,也没用过,还有就是从省空间方面考虑!!谢谢

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发表于 2013-12-10 16:27 | 只看该作者
个人建议:数据线同组用同层(内层),数据线用3/4层走线,一个DDR分别都用3/4层走线,这样不用考虑组间间距,目测你的距离太近。地址线要求不严格,建议上下两个DDR的注意fanout,用3/4层线连接,T点到BGA建议用TOP跟bottom面走线。建议完毕

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 楼主| 发表于 2013-12-10 16:46 | 只看该作者
天启者 发表于 2013-12-10 16:27
4 h- i3 _' E' r* v2 N: F& [" W6 x; m个人建议:数据线同组用同层(内层),数据线用3/4层走线,一个DDR分别都用3/4层走线,这样不用考虑组间 ...

1 r, L( e& O# `( W谢谢解答!有问题:# t4 l% R; y4 q& ]3 x
数据线现在全部用3层走线。你说的地址线上下两个DDR的注意fanout,是出线不对,还是什么 意思 。T点到BGA用TOP跟bottom面走线,这样参考平面 不一样,T点到DRAM二端用4层直线,这样可以吗

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发表于 2013-12-10 17:17 | 只看该作者
molin 发表于 2013-12-10 16:46
( |3 T; }2 g3 j9 C4 g' O谢谢解答!有问题:- N# u5 w9 u: f) ~) A
数据线现在全部用3层走线。你说的地址线上下两个DDR的注意fanout,是出线不对,还是 ...

3 W' v3 `% a( F; c2 R据我以前经验:你的数据线全部用第三层走,目测是无法满足组内跟组间的线间距。至于上下地址线的DDR的注意fanout意思是方便你出线连线,地址线要求不严格,参考层不同也关系不大。

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 楼主| 发表于 2013-12-11 19:02 | 只看该作者
天启者 发表于 2013-12-10 17:176 a- R9 O8 g9 U- b% t9 ]* t1 m
据我以前经验:你的数据线全部用第三层走,目测是无法满足组内跟组间的线间距。至于上下地址线的DDR的注 ...
" J" n$ H% ~: J) d
大神,数据 线用3 4层走线,参考层不是变了吗,2层是GND ,5层是VCC,这样也可以?1 F8 ~* f2 y5 e3 |
而地址线用走top和BOTOOM参考层也是一样??

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发表于 2013-12-13 17:45 来自手机 | 只看该作者
兄弟用菊花连走,不要t形

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 楼主| 发表于 2013-12-13 18:08 | 只看该作者
newcomsky 发表于 2013-12-13 17:45
, I; F7 d6 r4 x9 K! U. z* m兄弟用菊花连走,不要t形

- P% [1 ?% E; }5 B5 C) H: y大哥 ,菊花连怎么走,无从下手啊,求教程 啊!!!

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发表于 2013-12-15 21:47 | 只看该作者
走菊花链的话得确定你的DDR3有读写平衡的,如果不支持读写平衡走菊花链也没用。问问硬件支持吗,如果支持的话可以走菊花链也就是flyby。如果不行的话按照上面的建议走T点。再不会的话可以联系我,加我Q,392575977.

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发表于 2013-12-15 21:49 | 只看该作者
另外你的fanout有问题啊,还有孔打的也有问题,才4片的DDR不至于没有空间的。
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