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EDA365电子工程师网»技术社区 › 电子技术社区 › Cadence Sigrity仿真论坛 › 关于在SIGRITY中处理trace和shape结果差异的疑惑
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关于在SIGRITY中处理trace和shape结果差异的疑惑

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xhyzjiji

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发表于 2014-6-14 14:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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在实际的仿真中，当我把PCB板上的trace转给shape后T提取Z参数，POWER SI仿真结果相比较直接作trace处理存在一定的差异性。
# O# L* J* ]7 V( a0 z. G3 h这个在高频时候的考虑我还认为可能是作为TRACE和平面的计算公式不一样所导致，后来在POWER DC中计算直流电阻都有很大的差异。+ ]4 L) P1 E( E( c( c  B0 h
当时的回路电阻trace改shape之前为13毫欧左右，改了之后就12了，差别1个毫欧。, k7 N5 m; [- x) ?# [
我换了几个PCB文件之后仍然存在。6 N3 m5 ?6 H3 ~# w

2 O, ~  B. Q) K' P可否有人帮忙解释一下？- l" W+ H- |7 j" M& q8 U
在POWER SI中差异的理论支撑来自哪里？$ W) d, @0 B  ]/ b- K* P
在power dc中回路电阻的差异又来自哪里？
' a% Y$ R/ m! L0 Z# H8 a
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