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DDR等长求解?

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发表于 2015-1-13 11:31 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1、如图T型结构设置时是否BC=BD就可以了?图T
6 _4 z" F3 h* [% W1 K4 [. s6 Q  p2、fly-by结构是否地址线组内AC等长就可以了?需要BD=BE吗( L7 {0 \. X) m# x# z7 }: N3 R

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发表于 2015-1-13 13:41 | 只看该作者
1、如果严格要求,BC要等于BD;一般在布线放置T点时就考虑好位置,这两段相差就不会很大;
3 ^( N2 m5 o9 l4 {4 m0 z1 D; X2 e2、Fly-By中BD和CE应尽量短,可以不相等;
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发表于 2015-4-30 17:29 | 只看该作者
gdli 发表于 2015-4-30 14:47* n6 I4 n0 b) N! ?
fly-by的拓扑不是总长一致就可以了吗

+ k7 C. r1 N% ]; L. g. m7 q$ D你说的是直接到最后一片颗粒等长吗?严格的话到第一片地址线控制符合芯片资料要求,后面的就是颗粒与颗粒间互联一样长,如果像你说的那样到最后一片颗粒一样长,那么到中间的某一片可就不一定在误差范围内了,就不满足fly-by的设计思路了。
# N, m4 h" J( T/ I+ ^3 c; T+ c9 s

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发表于 2015-4-30 11:40 | 只看该作者
1.T型拓扑的话是总干路上需要控制等长的,这个等长是需要根据芯片资料看控制的误差范围,而T点的节点两个分支的是需要严格等长的。
. G5 p3 }( _  `  i3 u2.如果走的是fly-by的拓扑(一定要看芯片资料是否支持读写平衡)那么主芯片到第一片颗粒的需要控制一定的误差范围,而后面串的片与片之间互联的线要尽量短且严格等长。

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fly-by的拓扑不是总长一致就可以了吗  详情 回复 发表于 2015-4-30 14:47

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发表于 2015-1-13 19:50 | 只看该作者
如果那是fly-by结构的话,理论上,BD=CE=0,你的应该是菊花链结构,BD,CE尽量短,延时不要超过信号上升沿的1/8

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发表于 2015-1-14 21:12 | 只看该作者
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 楼主| 发表于 2015-1-16 11:14 | 只看该作者
dzkcool 发表于 2015-1-13 13:414 x; e# z, N. m9 ~
1、如果严格要求,BC要等于BD;一般在布线放置T点时就考虑好位置,这两段相差就不会很大;
# U  O1 K& R) d9 O& w2、Fly-By中BD ...
, A! [8 G+ Z9 C1 I* w8 ^7 T1 C: Z: p
T型结构是直接设置AD=AC就可以了吗0 R" ~8 r+ e! M# O! |; B, P% B* q
fly-by是直接设置组内AC的长度呢还是要设置AE=AD呢( D; q& q' V) V) G: N  T" D4 g; _" o* u% U
高手可以指点一下吗6 r# J! o" h- h1 c/ I

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发表于 2015-1-16 11:47 | 只看该作者
gdli 发表于 2015-1-16 11:143 u5 F2 Z/ A  X3 V) e, l, \* E  e
T型结构是直接设置AD=AC就可以了吗
3 l: N* i: g, O' ?fly-by是直接设置组内AC的长度呢还是要设置AE=AD呢& `% o, @. X. K2 G! c8 E& l
高手可以指点一 ...
: z" r# {3 g: r9 u
可以
/ d, @, c+ R( q" c8 w

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T型结构AC=AD是设置min/max propagation delay还是设置Total etch length呢  详情 回复 发表于 2015-4-26 19:19
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发表于 2015-1-16 14:15 | 只看该作者
AE与AD可以不必相等,前提是controller支持写平衡。0 g' Q% [/ Z) N( l+ P& E# E
新年伊始,稳中求胜

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 楼主| 发表于 2015-4-26 19:19 | 只看该作者
dzkcool 发表于 2015-1-16 11:47! L' p4 [; ^$ d  W8 d
可以
3 i5 P; M7 K5 ]0 H6 I
T型结构AC=AD是设置min/max propagation delay还是设置Total etch length呢
3 t- d3 s& O$ g+ p+ [! D

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设置min/max propagation delay  详情 回复 发表于 2015-4-27 08:31

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发表于 2015-4-27 08:31 | 只看该作者
gdli 发表于 2015-4-26 19:19
: n$ \9 q8 e; o0 jT型结构AC=AD是设置min/max propagation delay还是设置Total etch length呢
: C2 k. M; J/ r7 ]: ?- s, G
设置min/max propagation delay
% m; x2 H: i) V, K0 W. G) k9 \

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这样设置relative propagation delay误差是红色的?  详情 回复 发表于 2015-4-29 16:38
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 楼主| 发表于 2015-4-29 16:38 | 只看该作者
dzkcool 发表于 2015-4-27 08:31# }/ D7 ]0 `( E% V& o, w
设置min/max propagation delay

0 l* g" {. j6 Z2 j这样设置relative propagation delay误差是红色的?

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发表于 2015-4-29 16:41 | 只看该作者
等长还没做肯定是红色的。

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地址/数据这些做等长是想将每组连接好后在做等长还是连接的过程中就将等长做好呢  详情 回复 发表于 2015-4-30 10:39
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 楼主| 发表于 2015-4-30 10:39 | 只看该作者
dzkcool 发表于 2015-4-29 16:418 x0 q! t" f# Z
等长还没做肯定是红色的。
" n  C+ e! }$ M
地址/数据这些做等长是想将每组连接好后在做等长还是连接的过程中就将等长做好呢8 \% ^# M5 a" U& @" n- S

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做的过程中就要规划好,否则做完绕不出来也白搭。  详情 回复 发表于 2015-4-30 11:46

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发表于 2015-4-30 11:46 | 只看该作者
gdli 发表于 2015-4-30 10:39- A' ?' b. Z$ _. P" }  ?/ d* i
地址/数据这些做等长是想将每组连接好后在做等长还是连接的过程中就将等长做好呢
% \8 q& ?2 y9 O: u5 I; }3 X2 ^' k5 O
做的过程中就要规划好,否则做完绕不出来也白搭。/ k+ E$ ~5 c6 |5 b- t
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 楼主| 发表于 2015-4-30 14:47 | 只看该作者
eda1057933793 发表于 2015-4-30 11:40- L- E' S3 t9 K; u
1.T型拓扑的话是总干路上需要控制等长的,这个等长是需要根据芯片资料看控制的误差范围,而T点的节点两个分 ...
; T9 B! [! f6 {. D
fly-by的拓扑不是总长一致就可以了吗2 d5 n  }; I& L# m; V

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这个只需要绕一下到第一片的线,如果在没有开z轴延时的情况下,后面的每一片颗粒保证fanout一致,互联的线一样长久自然都一样长了。  详情 回复 发表于 2015-4-30 18:21
你说的是直接到最后一片颗粒等长吗?严格的话到第一片地址线控制符合芯片资料要求,后面的就是颗粒与颗粒间互联一样长,如果像你说的那样到最后一片颗粒一样长,那么到中间的某一片可就不一定在误差范围内了,就不满  详情 回复 发表于 2015-4-30 17:29
主控芯片到每一个芯片的都要等长。  详情 回复 发表于 2015-4-30 15:36
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