请教，关于DDR2的时钟管脚

小谢青枫 · 发表于 2014-4-12 15:08

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第一次用DDR2(Micron的MT47H32M16HR)，对应的FPGA是CycloneIII系列的EP3C25，DQS之类的管脚是不支持差分模式的。
请教各位大虾，DDR2的时钟管脚（CK, CK#）在altera的文档“Planning Pin and FPGA Resources”里面的“Pin Connection Guidelines Tables”中建议的方式如下：

If you are using single-ended DQS signaling, place any unused DQ or DQS pins with DIFFOUT capability in the same bank or on the sameside as the data pins.

怎么理解这句话？是说找同一个bank或side里面、DQ定义没有用到的管脚里凑出一个差分对给CK和CK#吗？

为什么CK和CK#不用这个bank的PLL呢？

多谢！

part99 · 发表于 2014-4-14 09:46

你对差分线的理解有误。
FPGA如果DQS是单端而不是差分，那么DRAM的DQS只接一个，而另外一个做termination。估计是100欧姆接地。

part99 · 发表于 2014-4-14 09:55

翻查了以前的设计，FPGA的DQS接DRAM的DQS+，DRAM的DQS-可以悬空，这是验证过的；如果不放心，可以把DQS-放个电阻接地。

超級狗 · 发表于 2014-4-14 11:23

答案就在影片中，請看 VCR！

Pin Connection Guidelines Tables
The following table lists the FPGA pin utilization for DDR, DDR2, and DDR3 SDRAM without leveling interfaces.

小谢青枫 · 发表于 2014-4-14 19:25

part99 发表于 2014-4-14 09:557 L1 R- Y5 U& s
翻查了以前的设计，FPGA的DQS接DRAM的DQS+，DRAM的DQS-可以悬空，这是验证过的；如果不放心，可以把DQS-放 ...

哦多谢提醒！DQSn我打算悬空处理的。
现在主要是困惑CK和CKn怎么接？我翻到一份前人的设计，就是接的普通一对差分对；怎么不用PLL管脚呢，做时钟不是性能更好？

小谢青枫 · 发表于 2014-4-14 19:43

超級狗发表于 2014-4-14 11:235 }6 P, q' o( p9 T3 B# A3 D
答案就在影片中，請看 VCR！
. U5 H8 k y; t
' Z* Y! ^' n r$ a7 Y" l6 |

呃...

弱弱的问，without leveling interfaces是什么意思啊？这句话是重点句么？木有参悟...

超級狗 · 发表于 2014-4-14 21:24

啊替拉（Altera）的建議是說，這樣的安排對 DDR ~ DDR3 的應用是最佳化。

你今天用的是 DDR2，將來若有改為速度更快的 DDR3 的需求，還是可以用同一顆 FPGA 來達成，毋須再選擇速度更高的 FPGA。

without leveling interfaces = 不需要提升界面效能

zgq800712 · 发表于 2014-4-15 12:35

就是叫你吧脚放在 DDR数据口的同一个bank内最差也要放同一个边内（同是左边/上边/下边，这样距离近，最后布线后的timing delay肯定是最好的），
并且是放在没有用完的DQ或DQS 并且这个脚是带差分对的脚。比如PINL10_DIFFp,PINL11_DIFFn.

lvsy · 发表于 2014-4-15 14:34

本帖最后由 lvsy 于 2014-4-15 14:43 编辑

小谢青枫发表于 2014-4-14 19:258 r j g$ G j8 }, _
哦多谢提醒！DQSn我打算悬空处理的。
6 D$ |& }& c7 J: a |' X现在主要是困惑CK和CKn怎么接？我翻到一份前人的设计，就是接的普 ...

CK/CKn肯定不能直接从PLL直接输出，要跟据地址/命令信号对齐的。

小谢青枫 · 发表于 2014-4-16 21:40

好的，多谢各位指教！

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