同志们，CAE封装画出来的封装，掉出到原理图时，要么太大了，要么太小了，拿不准。

15818550922 · 发表于 2014-4-7 14:45

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拉孤也是，拉不到想要的那种，谢谢了

wendh · 发表于 2014-4-10 08:56

设置下栅格即可...

tangcui0613 · 发表于 2014-4-10 12:17

栅格。你拿一个非常熟悉的，元件库自带的元件看一下，发现他的引脚间距都是100mil，然后你建封装的时候就根据有多少引脚来调整大小

饭牛 · 发表于 2014-4-10 12:25

tangcui0613 发表于 2014-4-10 12:17
$ ~7 s3 }( M2 o' M; i& Y0 H栅格。你拿一个非常熟悉的，元件库自带的元件看一下，发现他的引脚间距都是100mil，然后你建封装的时候就根 ...

对, 栅格一定要, 不然做出来的原理图不美观.

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