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orcad同步到allegro的问题

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发表于 2011-1-14 15:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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各位高手,请教一个问题,在下将一个orcad和pads完全同步的原理图和PCB,想转成orcad和allegro文件之后再同步,已修改完很多问题后,能生成网络表,但是不能同步到allegro,强行同步后,所有的无件丢失,但走线还在,manual place里面提示所有的元件处于未放置状态,在同步的时候提示下面这些问题
) r$ J, s0 T5 U9 f' @0 F$ zWARNING: P7 component device pin number mismatch; cannot replace.
; S: M* S8 \9 Q* n" S#1   ERROR(SPMHNI-191): Device/Symbol check error detected.% L( g4 K! \& v0 g3 q
ERROR(SPMHNI-197): Symbol 'C0501' for device 'C_2_C0501_100U/35' has no refdes.+ X& ?  x4 H/ n5 t
#2   ERROR(SPMHNI-191): Device/Symbol check error detected.; y% c. P( D* i  O& \
ERROR(SPMHNI-197): Symbol 'C1004' for device 'CAP_C1004_470U/35' has no refdes./ V- u  @, E$ L9 q
#3   ERROR(SPMHNI-191): Device/Symbol check error detected.+ O1 A6 R' G( v0 {  L" Z) g; i; c8 ?

8 ~) z& n6 h+ I请问各位大侠出问题的原因是什么,怎样解决???+ j6 c4 \! Z, c' x1 Y/ U" J
在小用的是cadencd16.3
8 H" m* U& |0 `6 `# Q- R/ V6 P
+ E' g/ {9 M* B" p8 d1 ^
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发表于 2011-1-14 22:11 | 只看该作者
Symbol 'C0501' for device 'C_2_C0501_100U/35' has no refdes.
5 D- ?" E) j  C! s: H5 P& W, U=======================================
: B8 Y: f1 d9 g& b/ s7 b( ]  L请问你是看不懂英文还是怎样?
250 字节以内
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 楼主| 发表于 2011-1-24 14:56 | 只看该作者
导入pads格式的PCB 导入到allegro之后再与orcad格式的原理图同步的全过程经验总结& S! B9 P. U# b5 b" N2 T3 H
步骤: O3 i* t  D& }* X% J; ^5 N, I5 B
1,先将orcad原理图与pads PCB严格同步,同时保证pads的每一种元件的库都有元件序号和值的label(两个label),不然会出现同步allegro传送网络表时会出现没有标示的问题
' l0 j0 @' N' ?' [2,pads输出powerpcb3.5格式的asc文件
# O, [. g4 G4 R3,在allegro里面导入asc文件
0 X  ~$ u" f4 z; ?: S4,在allegro导出库文件" i7 U+ U& w0 B; y
5,在用户设置里面,设置焊盘和flash的两个库文件的路径,都指向刚从allegro导出的库
0 N! f1 e, H0 }' d6,打开orcad,输出网表,选择要同步的allegro PCB,并指定要生成的allegro PCB9 R7 y- ]$ o. r
7,执行同步。(此过程会产生很多问题,大部分的问题原因是,9 B( T7 d% J9 o5 N3 a. J, s/ a
                           原理图的焊盘个数与PCB库焊盘个数不一致,   修改原理图,保证与PCB库一致0 D% n6 v" U1 \3 B
                           原理图封装信息也PCB不一致或有非法字符 如。+?、/等符号,重新修改原理图封装信息,并保证与PCB库一致
3 S+ [9 {8 B7 a+ U( x6 ~% r                           原理图库元件信息里面的路径信息也不能有非法字符。+?、/等符号,解决此问题只得重新做库和调用cadence
+ I) V, i! n( M5 X$ o: d                           源库替换掉原来有非法路径信息的库元件1 X# _0 j. j- o  y( ], a1 ^
                           元件的引脚也要严格区分,如某个引脚定义为output 则该引脚不能连到地。这也会造成同步失败
/ p4 k0 y  _, t' R. n9 ?7 Y3 V2 `                           元件的引脚名和引脚号不能分别不能与另一个引脚有重复的部分)4 N2 F# a7 k' e' _. q

& u8 A6 a+ p5 N/ O! R
: P" c" E: P+ {$ S. }

点评

归纳下,就是借用不同软件的库文件,再正常导入设计。这也是各种不同软件设计杂交设计的标准方案,而布局文件及走线可以后期导入。当然库文件都是需要优化的,特别是走pads->allegro流程的转换方法。  发表于 2013-3-1 18:14

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发表于 2011-1-27 08:42 | 只看该作者
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发表于 2013-3-1 17:54 | 只看该作者
祝自己在的新的一年里,开心快乐多,伤愁离别少。
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