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导入pads格式的PCB 导入到allegro之后再与orcad格式的原理图同步的全过程经验总结& S! B9 P. U# b5 b" N2 T3 H
步骤: O3 i* t D& }* X% J; ^5 N, I5 B
1,先将orcad原理图与pads PCB严格同步,同时保证pads的每一种元件的库都有元件序号和值的label(两个label),不然会出现同步allegro传送网络表时会出现没有标示的问题
' l0 j0 @' N' ?' [2,pads输出powerpcb3.5格式的asc文件
# O, [. g4 G4 R3,在allegro里面导入asc文件
0 X ~$ u" f4 z; ?: S4,在allegro导出库文件" i7 U+ U& w0 B; y
5,在用户设置里面,设置焊盘和flash的两个库文件的路径,都指向刚从allegro导出的库
0 N! f1 e, H0 }' d6,打开orcad,输出网表,选择要同步的allegro PCB,并指定要生成的allegro PCB9 R7 y- ]$ o. r
7,执行同步。(此过程会产生很多问题,大部分的问题原因是,9 B( T7 d% J9 o5 N3 a. J, s/ a
原理图的焊盘个数与PCB库焊盘个数不一致, 修改原理图,保证与PCB库一致0 D% n6 v" U1 \3 B
原理图封装信息也PCB不一致或有非法字符 如。+?、/等符号,重新修改原理图封装信息,并保证与PCB库一致
3 S+ [9 {8 B7 a+ U( x6 ~% r 原理图库元件信息里面的路径信息也不能有非法字符。+?、/等符号,解决此问题只得重新做库和调用cadence
+ I) V, i! n( M5 X$ o: d 源库替换掉原来有非法路径信息的库元件1 X# _0 j. j- o y( ], a1 ^
元件的引脚也要严格区分,如某个引脚定义为output 则该引脚不能连到地。这也会造成同步失败
/ p4 k0 y _, t' R. n9 ?7 Y3 V2 ` 元件的引脚名和引脚号不能分别不能与另一个引脚有重复的部分)4 N2 F# a7 k' e' _. q
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