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[求助]DDR3 T型拓扑走线关系

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发表于 2012-10-30 14:58 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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刚开始接触DDR,现在要LAYOUT个DDR3的板子,由于空间有限,所以拓扑结构
6 _2 l% ^9 X/ q; P9 Y* P6 E- r
定为T型,如图:
5 k1 K( m; {8 @9 R" V 6 L: {& h, E; \, {5 r

' \, g/ n( s2 {5 [6 n1 ]2 I2 j1 h采用4片DDR,那么对于地址线和控制线走线L01、L02、L03、L04,是否要求L01 = L02,L03 = L04?
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发表于 2012-12-11 11:40 | 只看该作者
bmzyluo 发表于 2012-12-11 09:20
2 U1 v2 O0 p8 u  ~/ Kfly-by结构资料在网站这里倒是很多,但是T型的好少,不过我看应该有蛮多人还是在用T型结构吧。
) X$ |  A' E6 I; C
7 Z4 l/ r' m# B  X: i8 V  \像给相 ...
. \- {5 V! ~' y" R. _
至于用T还是fly-by。+ e1 J& b) E& I  L# G3 ^

* f; y6 k$ }& {. J+ `+ z首先要看主芯片的推荐设计。如果没有推荐,应采用fly-by
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发表于 2012-10-30 17:00 | 只看该作者
我也迷茫中    2片都头疼  

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发表于 2012-10-30 18:21 | 只看该作者
我也是啊 我画的ddr和楼主的一样这个真的很迷茫啊?????    技术交流群179611013

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发表于 2012-10-31 00:48 | 只看该作者
采用T型走线,应该是这样:
) p4 v$ Q: j+ L# b8 U2 e, XL0-12=L0-34, L12-1=L12-2, L34-3=L34-4,象个树一样的分支等长,在主分支的地方做终结,也就是,上拉到VTT,对地放个5-10pf的电容。

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发表于 2012-10-31 08:23 来自手机 | 只看该作者
part99 发表于 2012-10-31 00:48
7 @2 F- j; M4 a* [' [9 j* ]采用T型走线,应该是这样:; E7 C9 R# X0 l3 A  J4 R7 Z
L0-12=L0-34, L12-1=L12-2, L34-3=L34-4,象个树一样的分支等长,在主分支的地 ...
# {+ a9 W- v* t  y) D1 S
l0-12和l0-34怎么等长呢

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发表于 2012-10-31 08:56 | 只看该作者
如果一定要走T型拓扑的话,1和3中间做个T点,2和4中间做个T点,再在1和2中间放个T点,由于PADS没办法PINPAIRS的长度测量(传说中9.5有?),建议你4片DDR3的布局相对于BGA的中心对齐,尽量保证1和3之间关于T点对称,2和4之间关于T点对称。再有就是4片DDR离BGA的距离不要太过远了。% j; s  e! K  t( ]# `) q6 F' L' M
上张图片给你参考下吧。

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  发表于 2012-12-13 15:23
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  发表于 2012-11-9 09:01

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发表于 2012-10-31 11:42 | 只看该作者
DDR3能走T型?

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当然可以  发表于 2014-9-20 17:28

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发表于 2012-10-31 12:00 | 只看该作者
迷茫,求高人指点!

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发表于 2012-10-31 13:02 | 只看该作者
ddr3的拓扑结构不是要走菊花链的吗,怎么T形拓扑可以吗

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发表于 2012-10-31 19:18 | 只看该作者
前提是你的层和空间够用,当然优先菊花链。不够的话……

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发表于 2012-10-31 19:28 | 只看该作者
本帖最后由 rx_78gp02a 于 2012-10-31 19:36 编辑 4 D3 Z% j- F, _5 X

) Z$ S+ D- V& V- B我有个疑问,所有DDR3控制器都支持菊花链吗?

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发表于 2012-11-1 10:50 | 只看该作者
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发表于 2012-11-1 11:33 | 只看该作者
论坛有个贴子回复的比较好!

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发表于 2012-11-8 21:57 | 只看该作者
DDR系列的芯片布线,会有两种方式:一个就是菊花链,一个就是T型线。
5 N% N' {3 T7 i' U  K. k2 O但是这并不意味着任何一种线都是可以的。) k- ~- K2 ^8 y# g
对于菊花链主要用于走数据线,而T型线主要走地址线。这个是有区分的

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发表于 2012-11-8 22:42 | 只看该作者
DDR3都是采用fly-by走线,T型走线不允许吧!!我做都是这样的!
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