DDR3 地址线，上拉电阻的放置位置！

dzwinner · 发表于 2012-2-8 16:37

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最近要设计一款产品，由于相关资料还不到位，所以先自己分析分析。

一片DDR3，地址线，控制线均有一个120ohm的电阻上拉到0.75v，请问这个上拉电阻是为了阻抗匹配还是什么作用？在布局时，放在什么位置？靠近主BGA 还是ddr3芯片呢！怎么个拓扑结构才能使出现方便一些！

绿色部分为地址和控制线！

初步定为8层板，这个是根据其他电路定的，不是为了画DDR才弄的8层板！叠层为

top gnd sig pwr pwr2 sig gnd bottom

大家一起来学习，分享下经验，如何走线，都在哪些层走比较好！参考平面怎么弄。。。诸如此类！
有东西别藏着掖着，分享出来才能共同进步！
我在设计好后也会把经验发出来！

part99 · 发表于 2012-10-24 03:55

part99 发表于 2012-6-7 21:37
2 g- b5 J0 }* A9 }$ f& b2 _这个不叫上拉电阻，应该叫终结电阻（Terminal Resistors)，最好的位置是放在靠CPU一侧，然后VTT的地方搞一块 ...

应该靠RAM一侧

dzwinner · 发表于 2012-2-9 10:46

晕没人愿意帮忙的吗？

gvg525 · 发表于 2012-2-9 13:05

可惜我不会，帮忙顶，期待高手帮忙，

xxlljj · 发表于 2012-2-9 13:11

很想帮忙，可惜我正在学，还是一头雾水呢

eeicciee · 发表于 2012-2-9 13:44

上拉电阻放在末端.明白没有呢

dzwinner · 发表于 2012-2-9 13:52

eeicciee 发表于 2012-2-9 13:44 . P# J; L1 x/ M3 C- I
上拉电阻放在末端.明白没有呢

我也想过放在末端，但会有一个问题。无法避免的会从走线拉一个tip再连到该电阻上！有分支了！会不会影响信号质量！这个要跑533M的时钟，1066M的频率！

eeicciee · 发表于 2012-2-9 13:59

你八层板四层走线嘛,才一个DDR,用三层走线够了.把电阻放在底层,这样更靠近DDR更好些

jimmy · 发表于 2012-2-9 15:54

电阻放在ＤＤＲ的后面（上面），ＤＤＲ与ＢＧＡ之间的连线考虑用第三和第六层，上拉电阻就通过顶底层实现．

dzwinner · 发表于 2012-2-9 16:41

jimmy 发表于 2012-2-9 15:54
; A' O5 B7 ?9 A电阻放在ＤＤＲ的后面（上面），ＤＤＲ与ＢＧＡ之间的连线考虑用第三和第六层，上拉电阻就通过顶底层实现．

谢谢版主提醒！

pads-tseng · 发表于 2012-2-18 14:27

学习了

jimmy · 发表于 2012-2-20 17:31

层叠可改为:

TOP,GND02,L3,PWR04,GND05,L6,PWR07,BOTTOM
主电源放在第四层.

两个电源层不要叠在一起,电源纹波会很大.

yuyengqing · 发表于 2012-2-22 14:22

过有所学{:soso_e182:}

dzwinner · 发表于 2012-2-27 17:20

jimmy 发表于 2012-2-20 17:31 3 K. g- g. b& R
层叠可改为:6 K( {8 b/ n$ g

% m4 W6 t6 f; qTOP,GND02,L3,PWR04,GND05,L6,PWR07,BOTTOM

谢谢版主的提醒！

blue822180 · 发表于 2012-6-8 10:29

感觉你的上来电阻应该放在源端，这样和内阻匹配，

part99 · 发表于 2012-6-8 10:37

这个不叫上拉电阻，应该叫终结电阻（Terminal Resistors)，最好的位置是放在靠CPU一侧，然后VTT的地方搞一块大一点的铜皮，前后放上大的电容，这样，地址控制线吃电才够。
我之前发过一个作品，你可以参考一下：
https://www.eda365.com/thread-71105-1-1.html

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