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请教叠层参数影响大不

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发表于 2012-9-6 11:12 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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新按样板画了一个BGA封装,4片DDR2的链式结构的板子.
2 y) ^# C4 N6 ^. V作板时没有考虑叠层参数,作出来后,发现内存跑266M时都不够稳定,样板是跑400M的,线长,线宽都是按样板约束作的。
7 ~8 b4 V  k) J在266MHz时,阻抗影响大吗?还是有其它可能?
+ i3 t% y6 S  Q4 d7 B. R: o1 Q

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发表于 2012-9-6 20:58 | 只看该作者
做PCB的时候,没有做阻抗要求?阻抗还是有影响的。你可以适当的提高DDR的电压(1.9V),这样时序裕量会大一些。

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发表于 2012-9-6 21:54 | 只看该作者
样板的约束是怎么样的???DDR2用链式结构?DDR3才可以用的。( k+ \4 D; f' [0 i7 C9 O% G6 a
给你的板子截个图发上来大家看看吧。

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 楼主| 发表于 2012-9-7 10:04 | 只看该作者
谢谢楼上两位,我提高些电压试下,
' o, h) `; r/ v/ ~9 |( x7 {$ S2 ]这样的图片不知能否看清

ddr.JPG (170.96 KB, 下载次数: 3)

ddr.JPG

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 楼主| 发表于 2012-9-7 10:05 | 只看该作者
是DDR3的片子,我的错

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发表于 2012-9-7 14:47 | 只看该作者
以下是个人看法:
: p$ N6 v; H+ R7 E4 x1、绕线很漂亮,整齐" {$ J$ i8 |; S# o
2、性能上不去,因为走线太长了(DDR3和CPU再近一些,DDR3相互之间也可以再近一些)

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发表于 2012-9-7 15:07 | 只看该作者
我说嘛,DDR2的怎么可能走链式结构呢!首先cpu跟DDR确实有点远,不知道那中间的空间你留出来做什么用的!建议稍微靠一靠。其次就是你的阻抗的匹配,EMC的考虑。。

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发表于 2012-9-7 15:11 | 只看该作者
还是阻抗的问题,我见过比这长的。不做阻抗肯定是不行的

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 楼主| 发表于 2012-9-18 10:24 | 只看该作者
重新投板了,期待有好结果

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发表于 2012-9-18 10:42 | 只看该作者
whydo 发表于 2012-9-18 10:24 7 u5 H9 N0 G. E
重新投板了,期待有好结果

% y$ m: d3 ^+ h2 K' Q2 T! [1 l& n重新投板后的图片也发来看看吧1!!
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