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求助代码编译问题

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发表于 2012-6-26 16:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本人新手,下面是一Verilog HDL程序代码,为什么总是编译不成功啊,恳请知道的帮助解决一下啊,
' R: M0 u4 z: m' b2 o1 Pmodule ihq_counte(rst,clk,ihq_control,ia,ib,ic,iap,ibp,icp,iahq,ibhq,ichq);
6 K3 j- n$ H3 x& linput rst;
1 N. ~0 O; P  b( Q; winput clk,ihq_control;5 n! n: x5 I( |% O6 I. O
input[15:0]ia;) B$ D" i3 p2 {) l, G, m
input[15:0]ib;, R# q. g3 k# c% G; s+ a- F8 d) a
input[15:0]ic;9 E3 Q( q" `$ D( @2 L8 f% A
input[15:0]iap;; E- f/ c; u4 d
input[15:0]ibp;
/ S5 X9 ~% ]& g$ einput[15:0]icp;( R3 a% p* c" ]# H6 o8 l
output[15:0]iahq;
  ]) k: n1 X; E) E" j! l! m& B) Youtput[15:0]ibhq;$ _/ R6 e. w4 O; F9 G7 w8 }& F
output[15:0]ichq;
% E* g* |6 Q3 j" P. V* _reg signed[15:0]a1,a2,a3,bl,b2,b3,cl,c2,c3,iahq,ibhq,ichq,iahq1,ibhq1,ichq1;) X) b  L- e  N3 O5 _+ l
always @(posedge rst or posedge ihq_control)+ T7 b' T* H) x2 k8 j/ Z& k! k6 M: Q
if(rst)) d8 f& o" \! f1 l0 d" I1 i% |
begin! W: ?+ h$ \' U. h4 A
iahql=0;9 G7 u. s: n+ f
ibhql=0;. {/ Y+ y0 T! r
ichql=0;
  ?: ]7 @  Z2 }" }, ^3 f9 Iend! `! H+ ]7 l1 k& j! d) H2 b% x3 A
else if(clk)
7 \" `# I  s, p: mbegin
! d0 T7 m5 @2 `+ b! G  M* Wiahq=ihaql;
; D" J, ]# z- [  {ibhq=ibhql;6 B; j& f! V, Z9 K( w
ichq=ichql;+ R- [8 E5 {# ?  h
end
9 W, @# S6 \6 R, \2 e6 kelse
/ b+ _6 a5 N: ?! |2 r* n
# V* |9 h) H' j1 c. D1 Ubegin
. d" |3 b4 i( s/ J9 `if(ia[11]==0)al=ia;& l! |/ ?) W  A' q; ]* J8 H
else+ P( B8 E  L6 M  Q0 I. h
begin& W! v4 |, o* _; r) Z  n* C- H
al=ia;
- ~4 Z3 _: _1 t% I' }a1[15:12]=15;' S' H4 s- u/ ~0 o1 Z. s
end
7 b1 k0 {  L* Y' D, l, ca2=iap;
7 s$ p8 x2 ]$ |/ I: Iif(a2>0)a2=a2>>3;
0 u$ O+ r* {9 F- P0 H0 s( Belse$ ~& n+ ?; m! `& c- @
begin) h- Q8 G6 D4 ?- F" A. _! t
a2=a2>>3;  X' u( [/ x; n2 v/ b5 b, ~" D
a2[15:13]=7;% t* M- {6 Y8 \9 Y
end# Y" @1 k1 `  f: @* \
if(ib[11]==0)b1=ib;# P  B; |& A' }# d2 C  ?& P
else! T: s+ l. y* {  e' d# F& o
begin
7 Q4 v# h4 y* Y; A/ Ubl=ib;% @) d+ S+ z) z& `
bl[15:12]=15;
$ W7 g4 t$ S( ~* g" V  J: O9 q6 Z- Eend4 F1 i1 e7 p& K% E
b2=ibp;( L' o( q6 ]3 S# U$ s* X
if(b2>0)b2=b2>>3;
" V; _! }1 [! ?; b! _( L: b2 Melse0 Z8 n5 W5 d' \! R
begin
, e1 _& ]% b3 m( e# `1 Gb2=b2>>3;
( R6 H8 W9 U# H$ n  i  X" D# k; Ub2[15:13]=7;: c8 D  a% n. j2 j: L3 f
end3 x/ K0 p" P3 S5 ]2 o0 E% |+ \
if(ic[11]==0)cl=ic;5 S* `8 m3 Q. m) W# _. _6 v& z
else
3 z0 }0 Y) z/ B6 ]) V/ R2 m$ qbegin
* u6 _4 {6 R+ O6 r7 I# b2 Jcl=ic;( [# ]6 H. |! r# n+ }
cl[15:12]=15;
0 }' y& _2 v3 U' K- a1 I8 ^+ \end2 [5 E$ J5 ~* @2 |! X8 j
c2=icp;) o7 l. I3 ]. S1 v* [( e5 V$ @
if(c2>0)c2=c2>>3;; p! H+ j4 j1 M  n3 s" }: g9 k1 z) r
else
* ?# v1 L/ H" }- z" V- C& jbegin
+ q( G. a7 p( C0 T: nc2=c2>>3;
/ a( R1 M& N; B( Ec2[15:13]=7;9 O: D. N: [4 _* n. y
end
' F1 Q  g  b! D2 Sa3=al-a2;
1 h" W' e7 a5 u6 S- O' z0 lb3=bl-b2;
1 U7 V: ?2 v) R) Z% xc3=cl-c2;8 U6 ^; _2 D2 t. t+ `4 s  H, I  _
iahql=a3;; Q. K8 y: f8 ?) i
ibhql=b3;1 r! R, ^1 ]- T  G1 v2 V# ]
ichql=c3;1 D1 i% n0 B3 N) l  V  z9 [
end
( V6 c6 F. a) @endmodule
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发表于 2012-8-2 17:20 | 只看该作者
老大你工程名和你模块名字相同吗?你怎么不黏贴出问题所在?

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发表于 2012-8-2 17:34 | 只看该作者
我看你代码了,你错误原因是很多信号没有定义呀,你直接用的,这些不知道是输入还是输出呀,你根据你的情况改一改吧

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发表于 2012-9-3 13:41 | 只看该作者
always里面最好用非阻塞赋值啊。还有clk信号和ihq_control信号会不会同时动作,导致 if else执行起来有冲突啊?
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