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各位好:# e: T2 f' V% x4 @. J
才开始学习FPGA。在看清华的ALTERA FPGA工程师成长教程时使用第六章的源代码,在QUARTUS II 9.1进行编译时报10482错误,提示ROM_DATA未定义,不清楚如何排查故障,请指教。多谢!+ q; u) f5 ?9 q
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$ L) i4 T. g& b- p" e3 s" R. ]# i" X% @
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; X. w2 b2 U. ~$ n% D& @LIBRARY IEEE; //调用标准库文件$ U7 X% v% J8 Q: Q- R2 c7 f
USE IEEE.STD_LOGIC_1164.ALL;
1 X0 m8 ]* m2 }) U0 q) Y$ FUSE IEEE.STD_LOGIC_UNSIGNED.ALL;
, d( ]* N3 K: e( W% e% N9 MENTITY sinfsq IS: `/ T0 C$ V1 y0 Q% P2 x
PORT( //端口定义) l1 V# A0 g0 H8 E) |- ?$ u$ ?
clk : IN STD_LOGIC;
0 P3 u5 e& ]4 }) O n3 ^ dout : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)) ;
/ Y$ t& Y l' l3 t0 o3 REND sinfsq;! U0 e% D0 h7 d1 k6 P+ ^6 C! u
ARCHITECTURE behavior OF sinfsq IS. Z8 O0 m7 Q' v4 O F5 m
COMPONENT sin_rom //声明ROM元件
- d+ b+ Y2 ~ M* W2 J- z PORT(
: x5 V: t2 j) b, K0 y7 y address : IN STD_LOGIC_VECTOR(5 DOWNTO 0);) m: D# t' x6 E- ?9 G8 h6 G
inclock : IN STD_LOGIC;
$ g6 B& ^# b+ v q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
9 Y% v" k# i' S. _, v* W3 n! YEND COMPONENT;
* ~- d( I3 s8 y1 u' I$ f SIGNAL wt: STD_LOGIC_VECTOR(5 DOWNTO 0);9 N5 P! A/ c9 Y- ]# |1 }/ ]
BEGIN: H v, K# v) D8 K8 ~9 K1 w
PROCESS(clk)) U( d- D3 k8 g3 [/ ^/ D
BEGIN
3 k' X/ R# j' [7 c IF clk'EVENT AND clk='1' THEN& r# e+ u0 {9 K d1 Q* l
wt<=wt+1;
6 x2 }" I0 s& L END IF;
, O' n) [( h1 I" l4 y( Y END PROCESS;
0 \! E* u9 i9 Y# \7 v+ c- m u1:rom_data PORT MAP(address=>wt,inclock=>clk,q=>dout); //例化ROM元件2 t# \9 q# }" E. F9 J$ u8 m& k
END behavior;
% R J% R" n9 k9 S# A |
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