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请问有关DDR的各个线长的确定

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发表于 2009-2-19 16:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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DDR中所有的线可分为power,data,address/command,control,clock,feedback这几种,请问
" Q; ~6 b6 D2 N1.这些线应该怎样按先后次序确定其长度,怎样计算其长度?8 i8 v- f( R1 ~) `$ d" t$ R
2.看到很多资料上说DQS与CLK要满足75%-125%write data vindow,这个应该怎样理解,对于实际的DQS线长度的确定,尤其是flight time,应该怎样来考虑,需要同时考虑DQS的set up time和hold time么?
0 p! b, v: H" J" ?% I3.data线与DQS线长度基准是+-25mil,这个又是怎样来的,不要考虑读与写的基准偏差么?
: v4 M) m) Z8 V/ X5 ?3 [! a$ j+ j4.address线又是怎样来定义?
1 g* C+ s( W6 A0 _7 o# O4 q( \/ l感觉思绪很乱,请各位大侠帮我解惑下,谢谢,如果能附图,将不胜感激
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 楼主| 发表于 2009-2-20 11:12 | 只看该作者
怎么没人回答

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发表于 2009-2-20 12:24 | 只看该作者
1.这些线应该怎样按先后次序确定其长度,怎样计算其长度?EDA365论坛7 R1 / |8 ?3 U+ O: J$ E0 m- j- j
Li :时钟和QDS是比较关键的线,先确定他们。最好是等长在100mil或者设计经验高,可以考虑多考虑一些,为什么,去看芯片手册。
) g1 w7 R* k! f$ f/ [2.看到很多资料上说DQS与CLK要满足75%-125%write data vindow,这个应该怎样理解,对于实际的DQS线长度的确定,尤其是flight time,应该怎样来考虑,需要同时考虑DQS的set up time和hold time么?EDA365论坛+
/ P9 d  ]7 d# i. }- ELi:就是在时序上,CK和DQS有一定的约束,以前不经常提,是因为频率比较低,如果现在上400M的话,还是要考虑一些的。
$ L7 \' q" X! n) k  e3.data线与DQS线长度基准是+-25mil,这个又是怎样来的,不要考虑读与写的基准偏差么?( ?& d4 z) z: f: `2 @6 Z1 F
Li: 如果你知道data线是如何采样的,你就知道为什么要这么严格要求这个参数的。5 _4 `9 i7 Q: x8 L: K
4.address线又是怎样来定义?
+ _& D* S  F$ FLi:如果你知道 address线是如何采样的,你就知道该怎么定义这个长度了。

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 楼主| 发表于 2009-2-20 13:44 | 只看该作者
本帖最后由 hallen_jumper 于 2009-2-20 17:10 编辑 # w) |- A( ~2 w4 k. l7 o7 g# i6 [3 l
( s; v& _( I6 e& `
谢谢你的解答,如果先定clk,具体要怎么定

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发表于 2009-2-23 18:33 | 只看该作者
DQS是事实上的DQ参考CLK。
sagarmatha

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 楼主| 发表于 2009-2-24 11:35 | 只看该作者
如图,可不可以这样理解,无论读写状态,DQ只相对与DQS上下升沿采样,在读取时,DQS 与数据信号同时生成;在写入时,在DQ 的中部选取.因为读取时,至少要保证在DQ的上升沿选取,而写时,不超过DQ的setup time,因而,需保证DQS与DQ的严格等长.8 x# @8 g! \4 }4 Z
对于DQS与CLK,在写的时候,由于driver的不同,要满足一个写窗口,那tAC的规定除了芯片所固定的值,对于DQS有没有一个飞行时间的限定,如果如楼上所说,满足CLK长于DQS100mil,那是怎样的考虑
" g5 Q# z% b9 Q* ^% L3 y由上可看,clk是所有信号的一个基准,怎样的长度保证飞行有效,难道仅仅是所有线尽量等长,而不理睬其长度的多少

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发表于 2009-2-24 22:38 | 只看该作者
本帖最后由 forevercgh 于 2009-2-24 22:49 编辑
( a/ F3 \$ q- w7 f3 V6 X, T; ~1 a  a: S$ @6 S0 Y
坐等 liqiangln 版主释疑
sagarmatha

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发表于 2009-2-25 11:33 | 只看该作者
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发表于 2011-8-29 15:15 | 只看该作者
求解释

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发表于 2011-9-1 18:13 | 只看该作者
读写时序不一样,但数据都是由DQS来触发,地址线与时钟是同向的读的时候也是驱动发地址,指令不一样,读的时候DQ,DQS与时钟都是同步的,因为数据已经是在内存里面的,读的时候就是一起送出;写的时候是数据不在内存里面所以是用边沿触发。DQS是参考CLK,所以只有起始点不一样,如果CLK与DQS差太远的话这个起始距离就会变长,那么这段时间就不能传其他数据整个时间轴空闲,而地址和指令一直在发的话就会引起误操作。

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发表于 2011-9-6 10:44 | 只看该作者
寻求大家解释:DATA,Address,CLK这几个的线长关系是怎么样的呢?有的说data<CLK<Address,有的又说DATA&Address<CLK,

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发表于 2011-9-6 11:07 | 只看该作者
如下网址:http://space.ednchina.com/upload/2010/6/2/61b951f1-949b-4e96-b2c7-cb6e2cf5528e.gif

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发表于 2011-9-6 11:08 | 只看该作者
Intel的要求很宽,都宽到cm级的了。 新手,请各位指导,谢谢!!!!!!
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